用于源极/漏极外延区的灵活合并方案的制作方法

电气元件制品的制造及其应用技术用于源极/漏极外延区的灵活合并方案1.本技术是2017年11月20日提交的标题为“用于源极/漏极外延区的灵活合并方案”、专利申请号为201711154645.0的分案申请。技术领域2.本发明实施例涉及形成半导体器件的方法，更具体地，涉及用于源极/漏极外延区的灵活合并方案。背景技术：3.ic材料和设计中的技术进步已经产生了一代又一代ic，其中，每一代ic都具有比前一代ic更小且更复杂的电路。在ic发展过程中，功能密度(即，单位芯片面积上互连器件的数量)通常已经增加，而几何尺寸(即，可使用制造工艺创建的最小组件(或线))已减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。4.这种按比例缩小工艺还增加了处理和制造ic的复杂性并且为了实现这些进步，需要ic处理和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(finfet)的三维晶体管以代替平面晶体管。尽管现有的finfet器件和制造finfet器件的方法已经通常满足它们的期望目的，但是它们还不能在所有方面都完全令人满意。例如，用于诸如核心(逻辑)电路和静态随机存取存储器(sram)电路的不同电路的finfet可以具有不同的设计，并且从相邻鳍生长的源极/漏极外延区可能需要合并以用于一些电路(诸如逻辑电路)，以及需要彼此分离以用于其他电路(诸如sram电路)。然而，为了节省制造成本，同时实施不同区域的外延。这导致难以选择性地合并外延区以用于一些电路，以及不合并以用于其他电路。因此，需要修整合并的外延区以将合并的外延区彼此分离。技术实现要素：5.根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：形成在第一半导体鳍的顶面和侧壁上延伸的第一栅极堆叠件，其中，所述第一半导体鳍彼此平行且相邻；形成在第二半导体鳍的顶面和侧壁上延伸的第二栅极堆叠件，其中，所述第二半导体鳍彼此平行且相邻；形成介电层，其中，所述介电层包括在所述第一栅极堆叠件和所述第一半导体鳍上延伸的第一部分，和在所述第二栅极堆叠件和所述第二半导体鳍上延伸的第二部分；在第一蚀刻工艺中，蚀刻所述介电层的第一部分以在所述第一半导体鳍的侧壁上形成第一鳍间隔件，其中，所述第一鳍间隔件具有第一高度；在第二蚀刻工艺中，蚀刻所述介电层的第二部分以在所述第二半导体鳍的侧壁上形成第二鳍间隔件，其中，所述第二鳍间隔件具有比所述第一高度更大的第二高度；凹进所述第一半导体鳍以在所述第一鳍间隔件之间形成第一凹槽；凹进所述第二半导体鳍以在所述第二鳍间隔件之间形成第二凹槽；以及同时从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，从相邻的所述第一凹槽生长的所述第一外延半导体区彼此合并，并且从相邻的所述第二凹槽生长的所述第二外延半导体区彼此分离。6.根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽，其中，所述第一半导体鳍和所述第二半导体鳍具有第一距离；蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽，其中，所述第三半导体鳍和第四半导体鳍具有等于或小于所述第一距离的第二距离；以及实施外延以同时从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，所述第一外延半导体区彼此合并，并且所述第二外延半导体区彼此分离。7.根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：通过共同的沉积工艺形成介电层，所述介电层包括位于第一半导体鳍的顶面和侧壁上的第一部分和位于第二半导体鳍的顶面和侧壁上的第二部分；通过单独的蚀刻工艺分别蚀刻所述介电层的第一部分和所述介电层的第二部分以形成第一鳍间隔件和第二鳍间隔件，其中，所述第一鳍间隔件具有第一高度，并且所述第二鳍间隔件具有大于所述第一高度的第二高度；蚀刻所述第一半导体鳍以在所述第一鳍间隔件之间形成第一凹槽；蚀刻所述第二半导体鳍以在所述第二鳍间隔件之间形成第二凹槽；以及通过共同的外延工艺从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，所述第一外延半导体区彼此合并，并且所述第二外延半导体区彼此分离。附图说明8.当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。9.图1a至图10c是根据一些实施例的形成鳍式场效应晶体管(finfet)的中间阶段的截面图和透视图。10.图11示出根据一些实施例的逻辑电路和静态随机存取存储器(sram)电路的示例性布局。11.图12示出根据一些实施例的用于形成finfet的工艺流程图。具体实施方式12.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开在各个实例中可重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。13.进一步地，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间相对位置以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对位置描述语可以同样地作出相应的解释。14.根据各个示例性实施例提供了一种鳍式场效应晶体管(finfet)及其形成方法。示出了形成finfet的中间阶段。讨论了一些实施例的变化。遍及各个视图和示例性实施例，相同的参考标号用于指代相同的元件。15.图1a至图10c示出形成finfet的中间阶段。图1a至图10c中所示的步骤还在图12中所示的工艺流程图500中示意性地示出。图1a至图10c中的每个图号可以包括字母“a”、“b”或“c”，其中字母“a”表示示出透视图的相应图，以及字母“b”表示从与图1a中包括线b-b的垂直平面相同的平面截取的相应图，以及字母“c”表示从与图1a中的包括线c-c的垂直平面相同的平面截取(且结合)的相应图。因此，标号包括字母“b”的图示出从与栅极堆叠件的纵向方向平行的垂直平面截取的截面图，以及标号包括字母“c”的图示出从与半导体鳍的纵向方向平行的垂直平面截取的截面图，这将在后续段落中详细地讨论。16.图1a示出形成包括衬底20、隔离区22、位于隔离区22之间的半导体带24以及位于隔离区22的顶面上方的半导体鳍26的结构的透视图。衬底20是半导体衬底，其可以是硅衬底、硅碳衬底或由诸如ⅲ‑ⅴ族化合物半导体材料的其他半导体材料形成的衬底。衬底20可轻掺杂有p型或n型杂质。17.例如，隔离区22可为浅沟槽隔离(sti)区。sti区22的形成可包括蚀刻半导体衬底20以形成沟槽，并且使用介电材料填充沟槽以形成sti区22。sti区22可包括氧化硅，并且还可以使用诸如氮化物的其他介电材料。半导体鳍26与下面的半导体带24重叠。半导体鳍26的形成可包括凹进sti区22，使得位于sti区22的去除部分之间的半导体材料的部分形成半导体鳍26。半导体鳍26和一些或基本上全部的半导体带24可由硅(其中不含锗)或包括但不限于硅碳、硅锗等的其他含硅化合物形成。18.多个平行的栅极堆叠件28形成在半导体鳍26上。栅极堆叠件28彼此平行，并且覆盖半导体鳍26的部分，同时留下半导体鳍26的一些其他部分未被覆盖。栅极堆叠件28包括位于半导体鳍26的侧壁和顶面上的栅极电介质32和位于栅极电介质32上方的栅电极34。栅极电介质32可选自氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧、氧化铪、它们的组合以及它们的多层。栅电极34可由导电材料形成，导电材料包括多晶硅、难熔金属或相应的化合物(包括，例如，多晶硅、ti、w、tial、tac、tacn、taalc、taalcn、tin以及tiw)。在其他实例中，栅电极34包括镍(ni)、金(au)、铜(cu)或它们的合金。19.根据本公开的一些实施例，栅极堆叠件28保留在最终的finfet中，并且形成最终finfet的栅极堆叠件。根据本公开的可选实施例，栅极堆叠件28是在后续步骤中将由替换栅极替代的伪栅极堆叠件。因此，栅极堆叠件28可以包括伪栅电极(其还表示为34),例如，伪栅电极可以包括多晶硅。伪栅极电介质32可以或可以不形成在伪栅电极34和半导体鳍26之间。20.栅极堆叠件28还可包括形成在栅电极34上方的硬掩模35和36。根据一些实施例，硬掩模35由氧化硅、碳氮氧化硅(siocn)等形成。根据一些实施例，硬掩模36可以由氮化硅(sin)、siocn、sioc或其他介电材料形成。21.图1a中所示的透视图示出由虚线框示意性表示的电路602和604的示例性布局。根据一些实施例，每个电路602和604选自逻辑电路或sram电路，并且电路602和604可以是相同类型的电路或不同类型的电路。在接下来的讨论中，作为实例，电路602和604分别称为逻辑电路和sram电路，同时还预期其他组合。22.根据一些实施例，电路602形成在包括n型finfet区100和p型finfet区200的器件区中，并且电路604形成在包括n型finfet区300和p型finfet区400的器件区中。图1b以及图1c至图10c也示出了器件区100、200、300和400。半导体鳍126、226、326和426分别形成在区域100、200、300和400中，并且统称为半导体鳍26。在垂直于半导体鳍26的纵向方向的方向上形成栅极堆叠件28。应当注意，尽管为了紧凑示出的目的，栅极堆叠件28示出为连续延伸进入不同的器件区100、200、300和400中，不同器件区中的栅极堆叠件28可以彼此物理分离，或者一些器件区中的一些栅极堆叠件28可以以任意组合连接，而其他器件区中的栅极堆叠件28分离。23.图1b示出器件区100、200、300和400中的半导体鳍26的截面图，其中，该截面图从图1a中与线b-b相交的平面截取。此外，截面图的平面从两个相邻的栅极堆叠件28的中间(如图1c示意性地示出)截取。如图1b所示，相邻鳍126之间的距离d1可以大于、等于或小于相邻鳍326之间的距离d1'。相邻鳍226之间的距离d2可以大于、等于或小于相邻鳍426之间的距离d2'。图1b中的示图反映了由图1a(还参考图11)中的虚线602和604标记的区域中示出的结构。24.图1c示出器件区100、200、300和400的截面图，其中该截面图从与图1a中的线c-c相交的平面截取。25.如图1a、图1b和图1c所示，形成介电层38。相应步骤示出为图12中所示的工艺流程图中的步骤502。介电层38可选地称为间隔件层。根据本公开的一些实施例，间隔件层38由氮化硅、氧化硅、碳氮化硅(sicn)、碳氮氧化硅(siocn)、氮氧化硅(sion))形成，同时可以使用其他介电材料。间隔件层38可具有介于约2nm和约5nm之间的范围内的厚度。26.间隔件层38形成为共形层，并且因此覆盖半导体鳍26(图1b)和栅极堆叠件28(图1c)的顶面和侧壁。如图2b所示，间隔件层38的位于半导体鳍26的侧壁上的部分用于形成鳍间隔件，并且间隔件层38的位于栅极堆叠件28的侧壁上的部分用于形成栅极间隔件。27.在间隔件层38上方形成掩模层40。相应步骤也在图12所示的工艺流程图中示出为步骤502。掩模层40的材料选择为相对于间隔件层38的材料具有高蚀刻选择性。根据本公开的一些实施例，掩模层40的材料也选自氮化硅、氧化硅、碳氮化硅(sicn)、碳氮氧化硅(siocn)以及氮氧化硅(sion)。掩模层40可以具有介于约2nm和约10nm之间的范围内的厚度。掩模层40还形成为共形层。间隔件层38和掩模层40的形成可以选自诸如原子层沉积(ald)和化学汽相沉积(cvd)的共形沉积方法。间隔件层38和掩模层40均延伸进入器件区100、200、300和400中。28.图2a、图2b和图2c示出在区域100中的间隔件层38的图案化。首先，施加且图案化光刻胶42，其中在图2b和图2c中示出光刻胶42，而在图2a中不示出，尽管它仍然存在于图2a中。光刻胶42可以是单层光刻胶或包括夹在两层光刻胶(称为下层和上层)之间的无机层(称为中间层)的三层光刻胶。图案化的光刻胶42覆盖区域200、300和400，并且留下区域100未被覆盖。接下来，实施蚀刻步骤以从区域100去除掩模层40的部分。相应步骤示出为图12中所示的工艺流程图中的步骤504。如图2b所示，取决于工艺和相邻鳍126(图1c)之间的距离，掩模层40可以具有或可以不具有留在相邻鳍126之间的残留部分。在去除掩模层40之后，暴露位于区域100中的间隔件层38的部分，并且实施各向异性蚀刻以蚀刻区域100中的间隔件层38，从而使得位于鳍126的顶部上的间隔件层38的顶部部分被去除，因此暴露鳍126。相应步骤示出为图12中所示的工艺流程中的步骤506。位于栅极堆叠件28的侧壁上的间隔件层38的剩余部分成为栅极间隔件144(图2c)，且位于鳍126(图1b)的侧壁上的间隔件层38的剩余部分成为鳍间隔件146(图2b)。选择间隔件层38的蚀刻时间，从而使得鳍间隔件146具有适当的高度h1(图2b)。29.在后续步骤中，例如在各向异性或各向同性蚀刻步骤中凹进暴露的半导体鳍126，从而使得凹槽148(图2b和图2c)形成为延伸进入半导体鳍126中。相应步骤示出为图12中所示的工艺流程图中的步骤508。凹槽148的底部可以高于、平齐于或低于sti区22的顶面。使用侵蚀鳍126并且几乎不侵蚀鳍间隔件146的蚀刻剂实施蚀刻。因此，在蚀刻步骤中，鳍间隔件146的高度基本上不减少。在形成凹槽148之后，例如，在灰化步骤中去除光刻胶42。30.图3a、图3b和图3c示出在区域300中的间隔件层38的图案化。首先，施加且图案化光刻胶50，其中在图3b和图3c中示出光刻胶50，而在图3a中不示出，尽管它仍然存在于图3a中。光刻胶50也可以是单层光刻胶或三层光刻胶。图案化的光刻胶50覆盖区域100、200和400，并且留下区域300未被覆盖。接下来，实施蚀刻步骤以去除区域300中的掩模层40的部分。相应步骤示出为图12中所示的工艺流程中的步骤510。取决于工艺和相邻鳍326(图2c)之间的距离，掩模层40可以具有或可以不具有留在相邻鳍326(图3c)之间的残留部分。在去除掩模层40之后，暴露位于区域300中的间隔件层38的部分，并且实施各向异性蚀刻以蚀刻间隔件层38，从而使得位于鳍326的顶部上的间隔件层38的顶部部分被去除，因此暴露鳍326。相应步骤示出为图12中所示的工艺流程图中的步骤512。位于栅极堆叠件28的侧壁上的间隔件层38的剩余部分成为栅极间隔件344(图3c)，以及位于鳍326(图3b)的侧壁上的间隔件层38的剩余部分变成鳍间隔件346(图3b)。选择间隔件层38的蚀刻时间，从而使得鳍间隔件346具有适当的高度h3(图3b)。31.在后续步骤中，例如，在各向异性或各向同性蚀刻步骤中凹进暴露的半导体鳍326，从而使得凹槽348(图3b和图3c)形成为延伸进入半导体鳍326中。相应步骤示出为图12中所示的工艺流程图中的步骤514。凹槽348的底部可以高于、平齐于或低于sti区22的顶面。使用蚀刻鳍326并且几乎不蚀刻鳍间隔件346的蚀刻剂实施蚀刻。因此，在蚀刻步骤中，鳍间隔件346的高度基本上不降低。形成凹槽348后，去除光刻胶50。32.图4a、图4b和图4c分别示出用于在区域100和300中形成外延半导体区152和352(它们是finfet的源极/漏极区)的同时外延。相应步骤示出为图12中所示的工艺流程图中的步骤516。根据本公开的一些实施例，外延区152和352的形成包括外延生长硅磷(sip)或磷掺杂的硅碳(sicp)，并且形成在区域100和300中的所得到的finfet是n型finfet。如图4b所示，在外延的初始阶段，通过鳍间隔件146和346限制生长的外延区152和352。在外延区152和352分别生长到高于外延区152和352的顶部末端之后，横向生长也随着垂直生长发生，并且外延区152和352横向延伸。33.从相邻凹槽148生长的外延区152的部分可以合并为大的外延区，或者当外延完成时保持彼此分离。从相邻凹槽348生长的外延区352的部分可以合并成大的外延区，或者当外延完成时保持彼此分离。此外，当合并发生时，可以形成空隙153和353。合并是否发生取决于相应鳍间隔件146和346的高度以及外延持续的时间。因此，通过调整高度h1和h3(图4b)，可能发生以下四种场景中的一种：外延区152和352均发生合并，外延区152发生合并而外延区352不发生合并，外延区352发生合并而外延区152不发生合并，以及外延区152和352中的任一个都不发生合并。图4d示出一些示例性实施例，其中如果虚线中的相应外延部分608不存在，则示出未合并的外延区152和352。34.再次参考图4b，例如，如果期望外延区152发生合并而外延区352不发生合并，鳍间隔件146可以形成为具有小于鳍间隔件346的高度h3的高度h1。因此，外延区152横向延伸的发生早于外延区352，并且外延区152合并而外延区352不合并。根据本公开的一些实施例，为了使高度h1小于高度h3，用于蚀刻间隔件层38的时间周期tp1(图2b所示的步骤)可以选择为比用于蚀刻间隔件层38(图3b所示的步骤)的时间周期tp3更长。根据本公开的一些实施例，tp1/tp3的比率可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。因此，高度h3/h1可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。相邻的外延区合并的情况下，所得到的finfet可具有较高的驱动(饱和电流)。相邻的外延区不合并的情况下，所得的finfet可能更紧凑。因此，可以同时满足不同电路的不同要求，而不需要通过不同的外延工艺形成外延区。35.与上述讨论相反，如果期望外延区352发生合并但外延区152不发生合并，则鳍间隔件146可以形成为具有高度h1大于鳍间隔件346的高度h3。根据本公开的一些实施例，tp3/tp1的比率可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。此外，高度h1/h3可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。36.根据一些实施例，在外延之后，实施注入以将诸如磷或砷的n型杂质注入到外延区152和352中以形成源极区/漏极区，也使用参考标号152和352指代源极区/漏极区。根据可选实施例，实施不注入任何n型杂质，并且在外延期间通过发生原位掺杂提供n型杂质。37.图5a至图10c示出在区域200和400中形成用于finfet的外延区，其中除了一些区域的导电类型相反之外，相应步骤类似于在器件区100和300中用于形成外延区的步骤的重复。首先，实施蚀刻步骤以从区域100、200、300和400去除掩模层40的剩余部分。相应步骤示出为图12中所示的工艺流程图中的步骤518。在蚀刻之后，掩模层40的一些残留部分可以(或可以不)留下。所得到的结构在图5a、图5b和图5c中示出。38.接下来，如图6a、图6b和图6c所示，形成掩模层56。相应步骤示出为图12中所示的工艺流程图中的步骤520。掩模层56的材料和形成方法可以从用于形成掩模层40的相同的候选材料和候选方法中选择。例如，掩模层56的材料可以选自氮化硅、氧化硅、sicn、siocn和sion。掩模层56也可以使用ald或cvd形成。掩模层56的厚度可以在约2nm和约10nm之间的范围内。39.图7a、图7b和图7c示出在区域200中间隔件层38的图案化。首先，施加且图案化光刻胶58，其中光刻胶58在图7b和图7c中示出，而不在图7a中示出，尽管它仍然存在于图7a中。图案化的光刻胶58覆盖区域100、300和400，并且留下区域200未被覆盖。接下来，实施蚀刻步骤以去除区域200中的掩模层56的部分。取决于工艺和相邻鳍226(图2c)之间的距离，掩模层56可以具有或可以不具有留在相邻鳍226(图7b)之间的残留部分。在去除掩模层56之后，暴露位于区域200中的间隔件层38的部分，并且实施各向异性蚀刻以蚀刻间隔件层38，从而使得位于鳍226(图6b)顶部上的间隔件层38的顶部部分被去除，因此暴露鳍226。位于栅极堆叠件28的侧壁上的间隔件层38的剩余部分成为栅极间隔件244(图7c)，并且位于鳍226(图7b)的侧壁上的间隔件层38的剩余部分成为鳍间隔件246。选择间隔件层38的蚀刻时间，从而使得鳍间隔件246具有适当的高度h2(图7b)。40.在后续步骤中，例如，在各向异性或各向同性蚀刻步骤中，蚀刻暴露的半导体鳍226(图6b)，从而使得凹槽248(图7b和图7c)形成为延伸进入半导体鳍226中。凹槽248的底部可以高于、平齐于或低于sti区22的顶面。使用侵蚀鳍226并且几乎不侵蚀鳍间隔件246的蚀刻剂实施蚀刻。因此，在蚀刻步骤中，鳍间隔件246的高度h2基本上不减少。在形成凹槽248后，去除光刻胶58。41.图8a、图8b和图8c示出在区域400中的间隔件层38的图案化。首先，施加且图案化光刻胶62，其中光刻胶62在图8b和图8c中示出，而不在图8a中示出，尽管它仍然存在于图8a中。图案化的光刻胶62覆盖区域100、200和300，并且留下区域400未被覆盖。接下来，实施蚀刻步骤以去除区域400中的掩模层56的部分。取决于工艺和相邻鳍426(图2c)之间的距离d2'，掩模层56可以具有或可以不具有留在相邻鳍426(图8b)之间的残留部分。在去除掩模层56之后，暴露位于区域400中的间隔件层38的部分，并且实施各向异性蚀刻以蚀刻间隔件层38，从而使得位于鳍426(图7b)的顶部上的间隔件层38的顶部部分被去除，暴露鳍426。位于栅极堆叠件28的侧壁上的间隔件层38的剩余部分成为栅极间隔件444(图8c)，并且位于鳍426(图8b)的侧壁上的间隔件层38的剩余部分成为鳍间隔件446。选择间隔件层38的蚀刻时间，从而使得鳍间隔件446具有适当的高度h4(图8b)。42.在后续步骤中，例如，在各向异性或各向同性蚀刻步骤中，蚀刻暴露的半导体鳍426(图7b)，从而使得凹槽448(图8b和图8c)形成为延伸进入半导体鳍426中。凹槽448的底部可以高于、平齐于或低于sti区22的顶面。使用侵蚀鳍426并且几乎不侵蚀鳍间隔件446的蚀刻剂实施蚀刻。因此，在蚀刻步骤中，鳍间隔件446的高度基本上不减小。在形成凹槽448以后，去除光刻胶62。43.图9a、图9b和图9c分别示出用于在区域200和400中形成外延区252和452(它们是finfet的源极/漏极区)的同时外延。根据本公开的一些实施例，外延区252和452的形成包括外延生长硅锗，其中可以原位掺杂硼，从而使得形成在区域200和400中的所得到的finfet是p型finfet。如图9b所示，在外延的初始阶段，分别通过鳍间隔件246和446限制生长的外延区252和452。在外延区252和452分别生长到高于外延区252和452的顶部末端之后，还随着垂直生长发生横向生长，并且外延区252和452横向延伸。44.从相邻的凹槽248生长的外延区252的部分可以合并成大的外延区。根据本公开的一些实施例，从相邻凹槽148生长的外延区452的部分不合并。这通过使鳍间隔件446的高度h4(图9b)大于鳍间隔件246的高度h2来实现。为了使高度h4大于高度h2，用于蚀刻间隔件层38(图8b所示的步骤)的时间周期tp4可以选择为比用于蚀刻间隔件层38(图7b中所示的步骤)的时间周期tp2短。根据本公开的一些实施例，tp2/tp4的比率可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。因此，高度h4/h2可以大于约1.5，并且可以在约1.5和约5.0之间的范围内。45.根据可选实施例，可以调整用于形成鳍间隔件246和446的工艺以调整高度h2和h4，并且导致以下结果之一：外延区252和452均发生合并(高度h2和h4基本相等，例如，差异小于约10％)，外延区452发生合并而外延区252不发生合并(具有高度h2》h4)，以及外延区252和452中的任何一个都不发生合并。46.根据一些实施例，在外延之后，实施注入以将诸如硼或铟的p型杂质注入到外延区252和452中以形成源极区/漏极区，也使用参考标号252和452来指代源极区/漏极区。根据可选实施例，不实施注入p型杂质。47.然后，实施蚀刻步骤以从区域100、200、300和400去除掩模层56的剩余部分，并且图10a、图10b和图10c示出掩模层56去除之后的结构。因此，在区域100、200、300和400中分别形成n型finfet 166、p型finfet266、n型finfet 366以及p型finfet 466。在后续步骤中，在源极区/漏极区152、252、352和452的顶面上形成源极/漏极硅化物区(未示出)。形成层间电介质(ild，未示出)以覆盖所示的finfet，并且可以在ild中形成源极/漏极接触插塞(未示出)以接触源极/漏极硅化物区。还可以形成栅极接触插塞(未示出)以接触在栅极堆叠件28中示出的栅电极。此外，如果栅极堆叠件28是伪栅极堆叠件，可以用替换栅极堆叠件替换示出的栅极堆叠件28。48.本公开的实施例具有若干优势的特征。通过分开形成位于不同器件区中的鳍间隔件，可以分别调整不同器件区中的鳍间隔件的高度。这有利地导致形成合并的或未合并的外延源极/漏极区的灵活性。鳍间隔件的形成共享共同的沉积工艺，并且形成用于不同器件区的源极/漏极区的外延也是共同的工艺。因此降低了制造成本。49.根据本公开的一些实施例，一种方法包括形成在第一半导体鳍的顶面和侧壁上延伸的第一栅极堆叠件，其中，第一半导体鳍彼此平行且相邻；形成在第二半导体鳍的顶面和侧壁上延伸的第二栅极堆叠件，其中，第二半导体鳍彼此平行且相邻；以及形成介电层。介电层包括在第一栅极堆叠件和第一半导体鳍上延伸的第一部分、以及在第二栅极堆叠件和第二半导体鳍上延伸的第二部分。在第一蚀刻工艺中，蚀刻介电层的第一部分以在第一半导体鳍的侧壁上形成第一鳍间隔件。第一鳍间隔件具有第一高度。在第二蚀刻工艺中，蚀刻介电层的第二部分以在第二半导体鳍的侧壁上形成第二鳍间隔件。第二鳍间隔件具有大于第一高度的第二高度。凹进第一半导体鳍以在第一鳍间隔件之间形成第一凹槽。凹进第二半导体鳍以在第二鳍间隔件之间形成第二凹槽。该方法还包括同时从第一凹槽生长第一外延半导体区和从第二凹槽生长第二外延半导体区。从相邻的第一凹槽生长的第一外延半导体区彼此合并。从相邻的第二凹槽生长的第二外延半导体区彼此分离。50.根据本公开的一些实施例，一种方法包括蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽。第一半导体鳍与第二半导体鳍具有第一距离。蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽。第三半导体鳍和第四半导体鳍具有等于或小于第一距离的第二距离。实施外延以同时从第一凹槽生长第一外延半导体区和从第二凹槽生长第二外延半导体区。第一外延半导体区彼此合并并且第二外延半导体区彼此分离。51.根据本公开的一些实施例，一种方法包括以共同的沉积工艺形成介电层，该介电层包括位于第一半导体鳍的顶面和侧壁上的第一部分以及位于第二半导体鳍的顶面和侧壁上的第二部分。以单独的蚀刻工艺分别蚀刻介电层的第一部分和介电层的第二部分以形成第一鳍间隔件和第二鳍间隔件。第一鳍间隔件具有第一高度，并且第二鳍间隔件具有大于第一高度的第二高度。蚀刻第一半导体鳍以在第一鳍间隔件之间形成第一凹槽。蚀刻第二半导体鳍以在第二鳍间隔件之间形成第二凹槽。在共同外延工艺中，从第一凹槽生长第一外延半导体区，并且从第二凹槽生长第二外延半导体区。第一外延半导体区彼此合并，并且第二外延半导体区彼此分离。52.根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：形成在第一半导体鳍的顶面和侧壁上延伸的第一栅极堆叠件，其中，所述第一半导体鳍彼此平行且相邻；形成在第二半导体鳍的顶面和侧壁上延伸的第二栅极堆叠件，其中，所述第二半导体鳍彼此平行且相邻；形成介电层，其中，所述介电层包括在所述第一栅极堆叠件和所述第一半导体鳍上延伸的第一部分，和在所述第二栅极堆叠件和所述第二半导体鳍上延伸的第二部分；在第一蚀刻工艺中，蚀刻所述介电层的第一部分以在所述第一半导体鳍的侧壁上形成第一鳍间隔件，其中，所述第一鳍间隔件具有第一高度；在第二蚀刻工艺中，蚀刻所述介电层的第二部分以在所述第二半导体鳍的侧壁上形成第二鳍间隔件，其中，所述第二鳍间隔件具有比所述第一高度更大的第二高度；凹进所述第一半导体鳍以在所述第一鳍间隔件之间形成第一凹槽；凹进所述第二半导体鳍以在所述第二鳍间隔件之间形成第二凹槽；以及同时从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，从相邻的所述第一凹槽生长的所述第一外延半导体区彼此合并，并且从相邻的所述第二凹槽生长的所述第二外延半导体区彼此分离。53.在上述方法中，相邻的所述第一半导体鳍具有第一距离，并且相邻的所述第二半导体鳍具有大于所述第一距离的第二距离。54.在上述方法中，还包括：在所述介电层上方形成掩模层；在所述第二栅极堆叠件和所述第二半导体鳍上方形成第一光刻胶；蚀刻位于所述第一栅极堆叠件和所述第一半导体鳍的正上方的所述掩模层的第一部分；和蚀刻所述介电层的第一部分以形成所述第一鳍间隔件，所述介电层的第一部分被所述掩模层的蚀刻的第一部分覆盖；以及在形成所述第一凹槽之后去除所述第一光刻胶。55.在上述方法中，还包括：在所述第一栅极堆叠件和所述第一鳍间隔件上方形成第二光刻胶；蚀刻位于所述第二栅极堆叠件和所述第二半导体鳍正上方的所述掩模层的第二部分；蚀刻所述介电层的第二部分以形成所述第二鳍间隔件，所述介电层的第二部分由所述掩模层的蚀刻的第二部分覆盖；以及在形成所述第二凹槽之后去除所述第二光刻胶。56.在上述方法中，所述第一外延半导体区和所述第一栅极堆叠件在逻辑器件区中形成第一鳍式场效应晶体管(finfet)，并且所述第二外延半导体区和所述第二栅极堆叠件在静态随机存取存储(sram)器件区中形成鳍式场效应晶体管。57.在上述方法中，所述第二鳍间隔件的第二高度比所述第一鳍间隔件的第一高度高1.5倍。58.在上述方法中，所述第一外延半导体区和所述第二外延半导体区均是p型区。59.在上述方法中，所述第一外延半导体区和所述第二外延半导体区均是n型区。60.根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽，其中，所述第一半导体鳍和所述第二半导体鳍具有第一距离；蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽，其中，所述第三半导体鳍和第四半导体鳍具有等于或小于所述第一距离的第二距离；以及实施外延以同时从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，所述第一外延半导体区彼此合并，并且所述第二外延半导体区彼此分离。61.在上述方法中，所述第二距离小于所述第一距离。62.在上述方法中，所述第一凹槽位于第一鳍间隔件之间，并且所述第二凹槽位于比所述第一鳍间隔件高的第二鳍间隔件之间。63.在上述方法中，还包括：形成覆盖所述第一半导体鳍、所述第二半导体鳍、所述第三半导体鳍和所述第四半导体鳍的介电层；以及蚀刻所述介电层以形成所述第一鳍间隔件和所述第二鳍间隔件。64.在上述方法中，通过单独的蚀刻步骤形成所述第一鳍间隔件和所述第二鳍间隔件。65.在上述方法中，所述第一外延半导体区和所述第二外延半导体区是鳍式场效应晶体管(finfet)的源极区/漏极区。66.根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：通过共同的沉积工艺形成介电层，所述介电层包括位于第一半导体鳍的顶面和侧壁上的第一部分和位于第二半导体鳍的顶面和侧壁上的第二部分；通过单独的蚀刻工艺分别蚀刻所述介电层的第一部分和所述介电层的第二部分以形成第一鳍间隔件和第二鳍间隔件，其中，所述第一鳍间隔件具有第一高度，并且所述第二鳍间隔件具有大于所述第一高度的第二高度；蚀刻所述第一半导体鳍以在所述第一鳍间隔件之间形成第一凹槽；蚀刻所述第二半导体鳍以在所述第二鳍间隔件之间形成第二凹槽；以及通过共同的外延工艺从所述第一凹槽生长第一外延半导体区和从所述第二凹槽生长第二外延半导体区，其中，所述第一外延半导体区彼此合并，并且所述第二外延半导体区彼此分离。67.在上述方法中，通过不同的工艺蚀刻所述第一半导体鳍和所述第二半导体鳍。68.在上述方法中，还包括：在第三半导体鳍的顶面和侧壁上形成所述介电层的第三部分；形成覆盖所述介电层的第一部分、第二部分和第三部分的掩模层；以及在形成所述第一外延半导体区和所述第二外延半导体区之后，去除覆盖所述介电层的所有的所述掩模层。69.在上述方法中，所述第二高度比所述第一高度大1.5倍。70.在上述方法中，所述第一外延半导体区和所述第二外延半导体区均是p型区。71.在上述方法中，所述第一外延半导体区和所述第二外延半导体区分别是逻辑器件的源极区/漏极区和存储器件的源极区/漏极区。72.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。









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