用于确定存取线的电阻特性的存储器阵列结构及方法与流程

信息存储应用技术用于确定存取线的电阻特性的存储器阵列结构及方法1.相关申请案2.本技术案主张2019年12月27日申请的第62/954,057号美国临时申请案的权益，所述美国申请案特此以其全文引用方式并入本文中。技术领域3.本公开大体上涉及集成电路，且特定来说，在一或多个实施例中，本公开涉及用于确定存取线的电阻特性的存储器阵列结构及方法。背景技术：4.集成电路装置普遍存在于各种电子装置中。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)及快闪存储器。5.快闪存储器已发展成各种电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储密度、高可靠性及低功耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如相变或极化)，存储器单元的阈值电压(vt)的变化确定每一存储器单元的数据状态(例如数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏机、家用电器、载具、无线装置、移动电话及可移除存储器模块，且非易失性存储器的用途不断扩展。6.nand快闪存储器是快闪存储器装置的常见类型，因此需要布置基本存储器单元配置的逻辑形式。通常，nand快闪存储器装置的存储器单元阵列经布置使得阵列的一行的每一存储器单元的控制栅极经连接在一起以形成例如字线的存取线。阵列的列包含一起串联连接于一对选择门(例如源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称为nand串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到例如列位线的数据线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用多于一个选择门的变化是已知的。7.由于存储器制造中通常固有的可变性，各种电路组件的物理属性通常在不同存储器之间或在单个存储器的不同部分之间变化。因此，例如电压电平或时序特性的不同操作参数可用于不同存储器或单个存储器的不同部分以产生类似操作结果。这些操作参数的确定可涉及使用一组初始操作参数对包含各种存取操作的存储器执行测试以建立基线操作特性及响应于测试的结果而调整操作参数直到获得期望操作特性。附图说明8.图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。9.图2a到2c是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。10.图3是可用于参考图1描述的类型的存储器装置中的存储器单元阵列及串驱动器的部分的示意框图。11.图4a是相关技术的存储器阵列结构的概念透视图。12.图4b是根据实施例的存储器阵列结构的概念透视图。13.图5a到5b分别是根据实施例的存储器阵列结构的侧视图及平面图。14.图6是展示根据实施例的用于测试的电流路径的图4b的阵列结构的示意图。15.图7是根据实施例的操作存储器的方法。16.图8a是根据实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。17.图8b是根据另一实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。18.图8c是根据另一实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。19.图9是根据实施例的操作存储器的方法。20.图10描绘根据实施例的图8b的各种参数的时序。21.图11是根据实施例的操作存储器的方法。22.图12描绘根据实施例的图8c的各种参数的时序。具体实施方式23.在以下详细描述中，参考形成其部分的附图，且附图中通过说明展示特定实施例。在图式中，相同参考元件符号描述贯穿若干视图的基本上类似组件。可利用其它实施例，且可在不背离本公开的范围的情况下做出结构、逻辑及电变化。因此，以下详细描述不应被视为意在限制。24.本文中使用的术语“半导体”可指代例如材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当参考以下描述中的半导体时，可能已利用先前工艺步骤以在基底半导体结构中形成区/结，且术语“半导体”可包含含有此类区/结的下伏层。25.除非从上下文另外明白，否则本文中使用的术语“导电的”以及其各种相关形式(例如传导(conduct)、导电地、传导(conducting)、传导(conduction)、导电性等)是指导电。类似地，除非从上下文另外明白，否则本文中使用的术语“连接”以及其各种相关形式(例如连接(connect)、经连接、连接(connection)等)是指电连接。26.本文中应认识到，即使可预期值相等，但工业处理及操作的可变性及准确性可导致不同于其预期值。这些可变性及准确性通常将取决于用于集成电路装置的制造及操作中的技术。因而，如果预期值相等，那么所述值被视为相等，无论其所得值为何。27.图1是根据实施例的与作为第三设备(呈电子系统形式)的部分的第二设备(呈处理器130形式)通信的第一设备(呈存储器(例如存储器装置)100形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏机、家用电器、载具、无线装置、移动电话及类似物。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。28.存储器装置100包含逻辑地布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性连接到同一数据线(通常称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程到至少两个目标数据状态中的一者。29.行解码电路系统108及列解码电路系统110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含用于管理命令、地址及数据输入到存储器装置100以及数据及状态信息从存储器装置100输出的输入/输出(i/o)控制电路系统112。地址寄存器114与i/o控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112及控制逻辑116通信以锁存传入命令。修整寄存器127可与控制逻辑116通信。修整寄存器217可表示易失性存储器、锁存器或其它存储位置，易失性或非易失性。针对一些实施例，修整寄存器127可表示存储器单元阵列104的部分。根据实施例，修整寄存器127可存储与存取线的电阻值的确定相关的信息。30.控制器(例如存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如感测操作[其可包含读取操作及验证操作]、编程操作及/或擦除操作)。控制逻辑116与行解码电路系统108及列解码电路系统110通信以响应于地址而控制行解码电路系统108及列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。针对一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元的分组，例如存储器单元的保留块。[0031]控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118在存储器单元阵列104忙于分别写入或读取其它数据时根据控制逻辑116的指导锁存传入或传出数据以临时存储数据。在编程操作(例如写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着，新数据可从i/o控制电路系统112锁存于高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传递到i/o控制电路系统112以输出到外部处理器130；接着，新数据可从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页面缓冲器(例如，可形成存储器装置100的页面缓冲器的部分)。页面缓冲器可进一步包含用于例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态的感测装置(图1中未展示)。状态寄存器122可与i/o控制电路系统112及控制逻辑116通信以锁存状态信息用于输出到处理器130。[0032]存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#及写入保护wp#。可取决于存储器装置100的性质而经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及经由i/o总线134将数据输出到处理器130。[0033]举例来说，命令可经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路系统112处接收且接着可写入到命令寄存器124中。地址可经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路系统112处接收且接着可写入到地址寄存器114中。数据可经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]在i/o控制电路系统112处接收且接着可写入到高速缓存寄存器118中。数据随后可写入到数据寄存器120中用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓存寄存器118，且数据可直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出。尽管可参考i/o引脚，但其可包含由外部装置(例如处理器130)提供到存储器装置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。[0034]所属领域的技术人员应了解，可提供额外电路系统及信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不必分隔到集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可经调适以执行图1的多于一个块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1的单个块组件的功能性。[0035]另外，虽然根据用于接收及输出各种信号的普遍惯例描述特定i/o引脚，但应注意，在各种实施例中可使用i/o引脚(或其它i/o节点结构)的其它组合或数目。[0036]图2a是可用于参考图1描述的类型的存储器中的存储器单元阵列200a(例如nand存储器阵列)的部分(例如，作为存储器单元阵列104的部分)的示意图。存储器阵列200a包含存取线(例如字线2020到202n)及数据线(例如位线2040到204m)。字线202可依多对一关系连接到图2a中未展示的全局存取线(例如全局字线)。针对一些实施例，存储器阵列200a可经形成于半导体上，例如，半导体可经导电掺杂以具有一导电性类型，例如p型导电性(例如用于形成p阱)或n型导电性(例如用于形成n阱)。[0037]存储器阵列200a可经布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接的存储器单元(例如非易失性存储器单元)，例如nand串2060到206m中的一者。每一nand串206可经连接(例如选择性连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于数据存储的非易失性存储器单元。每一nand串206的存储器单元208可串联连接于选择门210(例如场效晶体管)(例如选择门2100到210m中的一者(例如，其可为源极选择晶体管，通常称为选择门源极))与选择门212(例如场效晶体管)(例如选择门2120到212m中的一者(例如，其可为漏极选择晶体管，通常称为选择门漏极))之间。选择门2100到210m可共同连接到选择线214(例如源极选择线(sgs))，且选择门2120到212m可共同连接到选择线215(例如漏极选择线(sgd))。尽管描绘为传统场效晶体管，但选择门210及212可利用类似于(例如相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收同一或独立控制信号。[0038]每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每一选择门210可经配置以选择性将对应nand串206连接到共同源极216。每一选择门210的控制栅极可连接到选择线214。[0039]每一选择门212的漏极可连接到对应nand串206的位线204。举例来说，选择门2120的漏极可连接到对应nand串2060的位线2040。每一选择门212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择门2120的源极可连接到对应nand串2060的存储器单元208n。因此，每一选择门212可经配置以选择性将对应nand串206连接到对应位线204。每一选择门212的控制栅极可连接到选择线215。[0040]图2a中的存储器阵列可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、nand串206及位线204在基本上平行平面中延伸。替代地，图2a中的存储器阵列可为三维存储器阵列，例如其中nand串206可基本上垂直于含有共同源极216的平面及可基本上平行于含有共同源极216的平面的含有位线204的平面延伸。[0041]存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)，及控制栅极236，如图2a中展示。数据存储结构234可包含导电及电介质结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有经定义源极/漏极(例如源极)230及经定义源极/漏极(例如漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况中形成)字线202。[0042]存储器单元208的列可为nand串206或选择性连接到给定位线204的多个nand串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。一行存储器单元208可(但非必需)包含共同连接到给定字线202的所有存储器单元208。数行存储器单元208通常可分成存储器单元208的一或多个物理页面群组，且存储器单元208的物理页面通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202n且选择性连接到偶数位线204(例如位线2040、2042、2044等)的存储器单元208可为一个物理页面的存储器单元208(例如偶数存储器单元)，而共同连接到字线202n且选择性连接到奇数位线204(例如位线2041、2043、2045等)的存储器单元208可为另一物理页面的存储器单元208(例如奇数存储器单元)。尽管图2a中未明确描绘位线2043到2045，但从图中显而易见，存储器单元阵列200a的位线204可从位线2040连续编号到位线204m。共同连接到给定字线202的其它分组的存储器单元208还可定义存储器单元208的物理页面。针对特定存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页面。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页面的部分(在一些实施例中，其可仍为整行)(例如存储器单元的上页面或下页面)可被视为存储器单元的逻辑页面。存储器单元块可包含经配置以被一起擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如共享共同字线202的所有nand串206)。除非明确区分，否则本文中参考的存储器单元页面是指存储器单元的逻辑页面的存储器单元。[0043]尽管图2a的实例结合nand快闪论述，但本文中描述的实施例及概念不限于特定阵列架构或结构，而是可包含其它结构(例如经配置以存储电荷的sonos或其它数据存储结构)及其它架构(例如and阵列、nor阵列等)。[0044]图2b是可用于参考图1描述的类型的存储器中的存储器单元阵列200b的部分(例如，作为存储器单元阵列104的部分)的另一示意图。图2b中的相同编号元件对应于关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入可包含半导体支柱的垂直结构，其中支柱的部分可用作nand串206的存储器单元的通道区。nand串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)选择性连接到位线2040到204m且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)选择性连接到共同源极216。多个nand串206可选择性连接到同一位线204。nand串206的子集可通过加偏压于选择线2150到215k以选择性激活各自位于nand串206与位线204之间的特定选择晶体管212来连接到其相应位线204。选择晶体管210可通过加偏压于选择线214来激活。每一字线202可连接到存储器阵列200b的多行存储器单元。通过特定字线202彼此共同连接的数行存储器单元可统称为层级。[0045]三维nand存储器阵列200b可形成于外围电路系统226之上。外围电路系统226可表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成于同一半导体衬底上的n沟道及p沟道晶体管两者，工艺通常称为cmos或互补金属氧化物半导体。尽管cmos通常由于集成电路制造及设计的进步而不再利用严格金属氧化物半导体构造，但为方便起见，cmos名称保留。[0046]图2c是可用于参考图1描述的类型的存储器中的存储器单元阵列200c的部分(例如，作为存储器单元阵列104的部分)的另一示意图。图2c中的相同编号元件对应于关于图2a提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如nand串)206、存取(例如字)线202、数据(例如位)线204、选择线214(例如源极选择线)、选择线215(例如漏极选择线)及源极216，如图2a中描绘。举例来说，存储器单元阵列200a的部分可为存储器单元阵列200c的部分。图2c描绘将nand串206分组成数个存储器单元块250，例如存储器单元块2500到250l。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可表示共同与单个选择线215(例如选择线2150)相关联的那些nand串206。用于存储器单元块2500的源极216可为相同于存储器单元块250l的源极216的源极。举例来说，每一存储器单元块2500到250l可共同选择性连接到源极216。一个存储器单元块250的存取线202及选择线214及215可能没有分别直接连接到存储器单元块2500到250l中的任何其它存储器单元块的存取线202及选择线214及215。[0047]数据线2040到204m可连接(例如，选择性连接)到缓冲器部分240，其可为存储器的数据缓冲器的部分。缓冲器部分240可对应于存储器平面(例如一组存储器单元块2500到250l)。缓冲器部分240可包含感测电路(图2c中未展示)用于感测在相应数据线204上指示的数据值。[0048]图3是可用于参考图1描述的类型的存储器装置中的存储器单元阵列的部分及串驱动器的示意图且描绘局部存取线(例如局部字线)202与全局存取线(例如全局字线)302之间的多对一关系。[0049]如图3中描绘，多个存储器单元块250可使其局部存取线(例如局部字线)202共同选择性连接到多个全局存取线(例如全局字线)302。为简单起见，未描绘漏极选择线及源极选择线及其对应晶体管。尽管图3仅描绘存储器单元块2500及250l(块0及块l)，但额外储器单元块250可使其局部存取线202以相同方式共同连接到全局存取线302。类似地，尽管图3仅描绘四个局部存取线202，但存储器单元块250可包含更少或更多局部存取线202。存储器单元块2500到250l可属于存储器单元的单个平面。[0050]为了促进对共同耦合到一组给定全局存取线302的特定存储器单元块250进行存储器存取操作，每一存储器单元块250可具有与其局部存取线202成一对一关系的一组对应块选择晶体管346。用于给定存储器单元块250的一组块选择晶体管346的控制栅极可使其控制栅极共同连接到对应块选择线348。举例来说，针对存储器单元块2500，局部存取线20200可通过块选择晶体管34600选择性连接到全局存取线3020，局部存取线20210可通过块选择晶体管34610选择性连接到全局存取线3021，局部存取线20220可通过块选择晶体管34620选择性连接到全局存取线3022，且局部存取线20230可通过块选择晶体管34630选择性连接到全局存取线3023，而块选择晶体管34600到34630响应于在块选择线3480上接收的控制信号。用于存储器单元块250的块选择晶体管346可统称为串驱动器或简称为驱动器电路系统。举例来说，此驱动器电路系统可形成于外围电路系统226中。每一块选择晶体管346可表示局部存取线到其相应全局存取线的选择性连接。电压产生系统344可连接(例如，选择性连接)到每一全局存取线302以将相应电压电平施加到每一全局存取线302用于执行存取操作。[0051]图4a是相关技术的存储器阵列结构的概念透视图。如关于图2b指出，存储器阵列结构可具有层级，其中多行存储器单元使其存取线共同连接。此可采用数个导电板的形式。图4a描绘此类导电板可如何连接到全局存取线。[0052]图4a描绘两个不同存储器单元块的两个层级，例如对应于两个不同存储器单元块(例如存储器单元块250n及250(n+1))中的每一者的两个相应全局存取线(例如全局存取线302a及全局存取线302(a+1))的两个层级。举例来说，图4a的存储器单元块250n可对应于图3的存储器单元块2500，而图4a的存储器单元块250(n+1)可对应于图3的存储器单元块250l。类似地，例如，图4a的全局存取线302(a+1)可对应于图3的全局存取线3023，而图4a的全局存取线302a可对应于图3的全局存取线3022。[0053]全局存取线302a可通过块选择晶体管346a-n选择性连接到存储器单元块250n的局部存取线202a-n，且可通过块选择晶体管346a-(n+1)选择性连接到存储器单元块250(n+1)的局部存取线202a-(n+1)。全局存取线302(a+1)可通过块选择晶体管346(a+1)-n选择性连接到存储器单元块250n的局部存取线202(a+1)-n，且可通过块选择晶体管346(a+1)-(n+1)选择性连接到存储器单元块250(n+1)的局部存取线202(a+1)-(n+1)。块选择晶体管346a-n及346(a+1)-n可使其控制栅极连接到块选择线348n。块选择晶体管346a-(n+1)及346(a+1)-(n+1)可使其控制栅极连接到块选择线348(n+1)。[0054]局部存取线202a-n可连接到导电板452a-n，其可形成局部存取线202a-n的部分。局部存取线202(a+1)-n可连接到导电板452(a+1)-n，其可形成局部存取线202(a+1)-n的部分。局部存取线202a-(n+1)可连接到导电板452a-(n+1)，其可形成局部存取线202a-(n+1)的部分。局部存取线202(a+1)-(n+1)可连接到导电板452(a+1)-(n+1)，其可形成局部存取线202(a+1)-(n+1)的部分。导电板452a-n及452a-(n+1)可经制造为连续导电板，且接着通过沿着其长度468移除连续导电板的部分及用电介质材料填充所得空隙以形成隔离区454a来彼此隔离。举例来说，隔离区454a可由电介质材料形成。导电板452a(a+1)-n及452(a+1)-(n+1)可经制造为连续导电板，且接着通过移除连续导电板的部分及用电介质材料填充所得空隙以形成隔离区454(a+1)来彼此隔离。举例来说，隔离区454(a+1)可由电介质形成。[0055]各种实施例通过提供通过存取线的电流环路来促进存取线的电阻特性的测量。存取线的电阻特性的测量可用于更准确确定被认为具有类似特性的其它存取线的操作参数，例如电压电平或时序特性。图4b是根据实施例的存储器阵列结构的概念透视图。图4b中的相同元件符号对应于图4a的描述。[0056]如图4b中描绘，对应于全局存取线302a的层级可利用导电板452a，其中未形成延伸导电板452a的全长度的其隔离区454a'。以此方式，电流路径456(例如直接电连接)可形成于局部存取线202a-n及202a-(n+1)的存储器单元块250n与存储器单元块250(n+1)之间。另外，电流路径458(例如直接电连接)可形成于局部存取线202a-(n+1)的节点4600与局部存取线202(a+1)-n的节点4601之间。节点460可存在于其相应块选择晶体管346与其相应导电板452之间的任何位置以形成其相应局部存取线202的部分，其可包含存在于其相应导电板452上。隔离区454(a+1)'可类似地形成于导电板452(a+1)中以在分别局部存取线202(a+1)及202(a+1)-(n+1)的存储器单元块250n与存储器单元块250(n+1)之间形成电流路径。[0057]可针对存储器单元块250n及250(n+1)的每一层级形成电流路径456。另外，可针对存储器单元块250n及250(n+1)的每一对层级形成电流路径458。举例来说，参考图3，局部存取线2020l可具有到局部存取线20210的电流路径458，局部存取线2021l可具有到局部存取线20220的电流路径458，且局部存取线2022l可具有到局部存取线20230的电流路径458。电流路径456及458(例如通常彼此电隔离的电路元件的有意直接电连接)的目的将在下文更详细描述。[0058]应承认，电流路径456及458通常将使存储器单元块250n及250(n+1)不可用于存储数据。然而，通常在串联连接的存储器单元串的端处利用虚设存储器单元来改进希望存储数据的串联连接的存储器单元串的存储器单元的操作特性。这些虚设存储器单元通常具有相同于希望存储数据的存储器单元的结构。由于类似原因，虚设存储器单元块还可形成于存储器单元阵列中，其中虚设存储器单元块经形成以具有相同于希望存储数据的存储器单元块的结构。电流路径456及458因此可形成于一或多个虚设存储器单元块中而不影响存储器的存储容量。[0059]图5a到5b分别是根据实施例的存储器阵列结构的侧视图及平面图。图5a到5b提供形成电流路径458的一个实例。[0060]三维存储器阵列结构通常将阶梯结构用于导电板452。图5a到5b描绘四个导电板4520、4521、4522及4523。为简单起见，未描绘共同源极216、选择线214及215及数据线204。[0061]导电板4520可通过相应触点5640连接到导体5620-0且通过相应触点5640连接到导体5620-1。每一导体5620-0及5620-1的两个触点5640可连接到外围电路系统226，例如连接到相应块选择晶体管。导电板4521可通过相应触点5641连接到导体5621-0且通过相应触点5641连接到导体5621-1。每一导体5621-0及5621-1的两个触点5641可连接到外围电路系统226，例如连接到相应块选择晶体管。导电板4522可通过相应触点5642连接到导体5622-0且通过相应触点5642连接到导体5622-1。每一导体5622-0及5622-1的两个触点5642可连接到外围电路系统226，例如连接到相应块选择晶体管。导电板4523可通过相应触点5643连接到导体5623-0且通过相应触点5643连接到导体5623-1。每一导体5623-0及5623-1的两个触点5643可连接到外围电路系统226，例如连接到相应块选择晶体管。在此存储器阵列结构中，电流路径456可形成于与导电板452提供到其相应全局存取线302的连接的位置相对的其相应导电板452的端处。[0062]电流路径4580-1可形成于导体5620-1与导体5621-0之间。电流路径4581-2可形成于导体5621-1与导体5622-0之间。电流路径4582-3可形成于导体5622-1与导体5623-0之间。电流路径4580-1、4581-2及4582-3可由导电材料形成于相同于导体562的层级处。[0063]电流路径456及458提供可用于确定局部存取线的电阻特性的电流路径。图6是展示根据实施例的用于测试的电流路径的图4b的阵列结构的示意图。图6中的相同参考元件符号对应于其在图4a及4b中的描述。[0064]参考图6，如果块选择线348n接收具有逻辑高电平的控制信号以例如选择存储器单元块250n且块选择线348(n+1)接收具有逻辑低电平的控制信号以例如取消选择存储器单元块250(n+1)，那么电流路径670可从全局存取线302a通过块选择晶体管346a-n、通过电流路径456到节点4600、通过电流路径458到节点4601且通过块选择晶体管346(a+1)-n到全局存取线302(a+1)来形成。如果在电流路径670有效时将已知电压电平施加到全局存取线302a，那么通过全局存取线302a的所得电流电平可用于计算电流路径670的电阻，其可用于提供局部存取线的电阻的指示(例如估计)。举例来说，电流路径670的电阻可被认为等于已知电压电平除以所得电流电平。随着电流路径670基本上通过两个长度的局部存取线(例如局部存取线202a-(n+1)及局部存取线202a-n)，电流路径670的电阻可除以2以提供局部存取线202a-n或202a-(n+1)的电阻的指示(例如估计)。另外，通过取消激活块选择晶体管346a-n及346(a+1)-n及激活块选择晶体管346a-(n+1)及346(a+1)-(n+1)，可类似地确定局部存取线202(a+1)-n及202(a+1)-(n+1)的电阻特性。[0065]尽管电流路径670的电阻包含仅除导电板452a之外的电路元件，但此与仅导电板452a内的电阻相比可被认为是微不足道的。尽管如此，但可使用相同电路系统执行细化。应注意，如果块选择线348n及348(n+1)两者接收具有逻辑高电平的控制信号，那么电流路径可从全局存取线302a通过块选择晶体管346a-(n+1)到节点4600、通过电流路径458到节点4601且通过块选择晶体管346(a+1)-n到全局存取线302(a+1)来形成。如果在此电流路径有效时将已知电压电平施加到全局存取线302a，那么通过全局存取线302a的所得电流电平可用于计算电流路径的电阻，而无需通过导电板452a。此电阻可从电流路径670的电阻减去，其可用于提供对应于其导电板的局部存取线的部分的电阻的经细化或经校正指示(例如估计)。[0066]图7是根据实施例的操作存储器的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如控制逻辑116)执行以致使存储器(例如存储器的相关组件)执行方法。[0067]在701，可将所选择的存储器单元块的多个局部存取线中的每一局部存取线连接到多个全局存取线中的相应全局存取线。在703，可将多个全局存取线中的所选择的全局存取线连接到驱动器。驱动器可将已知电压电平施加到所选择的全局存取线或将已知电流电平施加到所选择的全局存取线。第一电流路径(例如电流路径456)可形成于所选择的全局存取线的所选择的存储器单元块的相应局部存取线与未选择的存储器单元块的局部存取线之间。第二电流路径(例如电流路径458)可形成于未选择的存储器单元块的局部存取线与所选择的存储器单元块的不同局部存取线之间。未选择的存储器单元块可邻近(例如，紧邻)所选择的存储器单元块。所选择的存储器单元块的不同局部存取线可邻近(例如，紧邻)所选择的全局存取线的所选择的存储器单元块的相应局部存取线。在705，可响应于通过所选择的全局存取线的电流电平及所选择的全局存取线的电压电平而确定电阻值。电阻值可用于确定所选择的存储器单元块的相应局部存取线的电阻的指示，例如r≈0.5*v/i。尽管所选择的存储器单元块可由于电流路径456及458而不可用于存储数据，但其电阻特性的测量可被认为适用于其它存储器单元块，例如在所选择的存储器单元块附近制造的存储器单元块。经确定电阻值可经存储到(例如)修整寄存器127用于确定用于执行存储器中的存取操作的操作参数。[0068]图8a是根据实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。图8a中的相同参考元件符号对应于其在图4a及4b中的描述。电阻462a-n可表示用于局部存取线202a-n的导电板452a的电阻。电阻462(a+1)-n可表示用于局部存取线202(a+1)-n的导电板452(a+1)的电阻。电阻462a-(n+1)可表示用于局部存取线202a-(n+1)的导电板452a的电阻。[0069]全局存取线302a可通过晶体管(例如nfet)821及晶体管(例如nfet)823选择性连接到驱动器829。驱动器829可为例如经配置以产生已知电压电平的电压产生器。替代地，驱动器829可表示经配置以接收供应电压的电压节点。举例来说，电压节点可经配置以接收顶轨供应电压，例如供应电压vcc。应注意，为简单起见，例如用于产生及施加电压电平来进行正常存取操作的全局存取线302a到电压产生电路系统的连接在图8a中未描绘。[0070]晶体管821可为选择性将全局存取线302a连接到其它电路系统(例如经配置以提供不同电压电平来存取存储器单元阵列的电压产生器)的全局存取线选择晶体管。晶体管821可响应于在节点825上接收的控制信号。晶体管823可为用于本文中描述的测试的启用晶体管。晶体管823可响应于在节点827上接收的控制信号。[0071]全局存取线302(a+1)可通过晶体管(例如nfet)831选择性连接到节点835。晶体管831可为选择性将全局存取线302(a+1)连接到其它电路系统(例如经配置以提供不同电压电平来存取存储器单元阵列的电压产生器)的全局存取线选择晶体管。晶体管831可响应于在节点833上接收的控制信号。节点835可为提供到外部装置的电连接的导电节点。举例来说，节点835可在制造期间或在封装之后存取。可响应于驱动器829的电压电平(例如驱动器829及节点835的电压电平之间的电压差)及可在节点835处测量的电流电平而确定电流路径通过电阻462a-n、电流路径456、电阻462a-(n+1)及电流路径458到节点835的电阻值。[0072]图8b是根据另一实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。图8b中的相同参考元件符号对应于其在图4a及4b及图8a中的描述。虽然图8a的电路提供驱动全局存取线302a上的已知电压电平，但图8b的电路可提供驱动全局存取线302a上的已知电流电平。[0073]全局存取线302a可通过晶体管(例如nfet)821及晶体管(例如nfet)823选择性连接到驱动器，例如电流源841。电流源841(例如电流镜)可连接到电压节点843，其可经配置以接收顶轨供应电压，例如供应电压vcc。电流源841可产生已知电流电平iref。应注意，为简单起见，例如用于产生及施加电压电平来进行正常存取操作的全局存取线302a到电压产生电路系统的连接在图8b中未描绘。[0074]晶体管821可为选择性将全局存取线302a连接到其它电路系统(例如经配置以提供不同电压电平来存取存储器单元阵列的电压产生器)的全局存取线选择晶体管。晶体管821可响应于在节点825上接收的控制信号。晶体管823可为用于本文中描述的测试的启用晶体管。晶体管823可响应于在节点827上接收的控制信号。[0075]全局存取线302(a+1)可通过晶体管(例如nfet)831选择性连接到电压节点845。晶体管831可为选择性将全局存取线302(a+1)连接到其它电路系统(例如经配置以提供不同电压电平来存取存储器单元阵列的电压产生器)的全局存取线选择晶体管。晶体管831可响应于在节点833上接收的控制信号。电压节点845可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss，其可为接地或0v。[0076]在晶体管821及823激活之后，节点847可连接到全局存取线302a及电流源841。节点847可进一步连接到比较器849的第一输入(例如非反相输入)。比较器849的第二输入(例如反相输入)可连接到电压节点851。电压节点851可经配置以接收可变电压电平。比较器849进一步包含输出853。通过改变电压节点851的电压电平同时将电流电平iref施加到全局存取线302a，比较器849的输出853的转变可用于响应于电流电平iref施加而指示全局存取线302a的电压电平。可响应于响应于比较器849的转变而确定的电压节点851的电压电平及电流电平iref而确定电流路径通过电阻462a-n、电流路径456、电阻462a-(n+1)及电流路径458到电压节点845的电阻值。[0077]图8c是根据另一实施例的到可用于测试的根据实施例的存储器阵列结构的连接的示意图。图8c中的相同参考元件符号对应于其在图4a及4b及图8a中的描述。虽然图8a的电路提供驱动全局存取线302a上的已知电压电平，但图8c的电路可提供驱动全局存取线302a上的已知电流电平。[0078]图8c的电路在全局存取线302a与电压节点之间提供替代电流路径。举例来说，代替使用例如图8b中描述的电流路径458，图8c的电路提供全局存取线302a到电压节点845的连接，无需其连接到另一全局存取线。[0079]全局存取线302a可通过晶体管(例如nfet)821及晶体管(例如nfet)823选择性连接到驱动器，例如电流源841。电流源841(例如电流镜)可连接到电压节点843，其可经配置以接收顶轨供应电压，例如供应电压vcc。电流源841可产生已知电流电平iref。应注意，为简单起见，例如用于产生及施加电压电平来进行正常存取操作的全局存取线302a到电压产生电路系统的连接在图8c中未描绘。[0080]晶体管821可为选择性将全局存取线302a连接到其它电路系统(例如经配置以提供不同电压电平来存取存储器单元阵列的电压产生器)的全局存取线选择晶体管。晶体管821可响应于在节点825上接收的控制信号。晶体管823可为用于本文中描述的测试的启用晶体管。晶体管823可响应于在节点827上接收的控制信号。[0081]局部存取线202a-(n+1)可使节点855通过晶体管(例如nfet)831连接(例如，选择性连接)到电压节点845，如以虚线轮廓857展示。晶体管831可响应于在节点833上接收的控制信号。电压节点845可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss，其可为接地或0v。替代地，局部存取线202a-(n+1)的节点855可连接(例如，直接连接，无需中介选择性元件)到电压节点845，如以虚线轮廓857'展示。局部存取线202a-(n+1)的节点855可定位于块选择晶体管346a-(n+1)与用于局部存取线202a-(n+1)的(图4b的导电板452a的)电阻462a-(n+1)之间。[0082]在晶体管821及823激活之后，节点847可连接到全局存取线302a及电流源841。节点847可进一步连接到比较器849的第一输入(例如非反相输入)。比较器849的第二输入(例如反相输入)可连接到电压节点851。电压节点851可经配置以接收可变电压电平。比较器849进一步包含输出853。通过改变电压节点851的电压电平同时将电流电平iref施加到全局存取线302a，比较器849的输出853的转变可用于响应于电流电平iref施加而指示全局存取线302a的电压电平。可响应于响应于比较器849的转变而确定的电压节点851的电压电平及电流电平iref而确定电流路径通过电阻462a-n、电流路径456及电阻462a-(n+1)到电压节点845的电阻值。[0083]图9是根据实施例的操作存储器的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如控制逻辑116)执行以致使存储器(例如存储器的相关组件)执行方法。[0084]在911，可将所选择的存储器单元块的多个局部存取线中的每一局部存取线连接到多个全局存取线中的相应全局存取线。在913，可将多个全局存取线中的所选择的全局存取线连接到参考电流及比较器的第一输入，比较器具有经连接以接收参考电压的第二输入。第一电流路径(例如电流路径456)可形成于所选择的全局存取线的所选择的存储器单元块的相应局部存取线与未选择的存储器单元块的局部存取线之间。第二电流路径(例如电流路径458)可形成于未选择的存储器单元块的局部存取线与多个全局存取线中的不同全局存取线的所选择的存储器单元块的相应局部存取线之间。未选择的存储器单元块可邻近(例如，紧邻)所选择的存储器单元块。不同全局存取线的所选择的存储器单元块的相应局部存取线可邻近(例如，紧邻)所选择的全局存取线的所选择的存储器单元块的相应局部存取线。[0085]在915，可将不同全局存取线连接到电压节点。电压节点可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss，其可为接地或0v。在917，可改变(例如增大)参考电压的电压电平直到比较器的输出作出特定转变。举例来说，如果比较器输出在参考电压的电压电平低于所选择的全局存取线的电压电平同时参考电流被施加时具有第一逻辑电平(例如逻辑低电平)及在参考电压的电压电平高于所选择的全局存取线的电压电平同时参考电流被施加时具有第二逻辑电平(例如逻辑高电平)，那么比较器的特定转变可为响应于增大参考电压的电压电平而从其第一逻辑电平转变到其第二逻辑电平。[0086]在919，例如，响应于比较器的特定转变，可响应于被认为致使比较器的输出的特定转变的参考电流的电流电平及参考电压的电压电平而确定所选择的全局存取线的所选择的存储器单元块的相应局部存取线的电阻值。举例来说，当参考电流的电流电平是iref且被认为致使比较器的输出的特定转变的参考电压的电压电平是vdet时，所选择的全局存取线的所选择的存储器单元块的相应局部存取线的电阻值可被认为等于0.5*vdet/iref。如参考图6论述，可施加校正。[0087]图10描绘根据实施例的图8b的各种参数的时序。图10可对应于参考图9论述的类型的方法。迹线1061可对应于参考电流iref随时间的电流电平。迹线1063可对应于参考电压vref随时间的电压电平。迹线1065可对应于全局存取线302a随时间的电压电平。迹线1067可对应于全局存取线302(a+1)随时间的电压电平。迹线1069可对应于块选择线348n随时间的电压电平。迹线1071可对应于块选择线348(n+1)随时间的电压电平。迹线1073可对应于比较器849的输出853随时间的逻辑电平。[0088]在时间t0，全局存取线302中的每一者可经连接以接收参考电势，例如接地或0v。块选择线348可各自提供具有逻辑低电平的控制信号。且比较器849可在其输出853处具有逻辑低电平。[0089]在时间t1，块选择线348n可提供具有逻辑高电平的控制信号来将所选择的存储器单元块250n的其局部存取线202连接到其全局存取线302。块选择线438(n+1)可保持逻辑低电平以取消选择存储器单元块250(n+1)。同时，全局存取线302a可连接到参考电流iref，例如通过晶体管821及823激活。因此，其电压电平可开始增大。在时间t2，响应于全局存取线302a的电压电平增大到其高于参考电压vref的电压电平的点，比较器849的输出853的逻辑电平可转变到逻辑高电平。[0090]在时间t3，参考电压vref可从初始电压电平1075增大。初始电压电平1075可响应于参考电流iref施加而选择为小于全局存取线302a的预期电压电平。参考电压vref的电压电平可经选择为0v或其可经选择为某更高电压电平。高于0v的初始电压电平1075的选择可减小致使比较器849的输出853转变所需的参考电压vref的增大数。类似地，每步长较小电压电平增大可促进电阻确定的准确度提高，而每步长较大电压电平增大可促进确定速度提高。[0091]响应于比较器849的输出853响应于参考电压vref在时间t3电压电平增大而维持其逻辑电平，参考电压vref可在时间t4再次增大。此过程可在时间t5、t6、t7及t8重复。在时间t9，响应于参考电压vref的电压电平增大到其高于全局存取线302a的电压电平的点，比较器849的输出853的逻辑电平可转变到逻辑低电平。针对一些实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1077，例如参考电压vref在时间t8增大到的电压电平。针对其它实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1079，例如参考电压vref在时间t8其增大之前的电压电平。针对另外实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可响应于电压电平1077(例如参考电压vref在时间t8增大到的电压电平)及电压电平1079(例如参考电压vref在时间t8其增大之前的电压电平)而确定。针对此类实施例，例如，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1077及电压电平1079的平均值。[0092]图11是根据实施例的操作存储器的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如控制逻辑116)执行以致使存储器(例如存储器的相关组件)执行方法。[0093]在1121，可将所选择的存储器单元块的多个局部存取线中的每一局部存取线连接到多个全局存取线中的相应全局存取线。在1123，可将多个全局存取线中的所选择的全局存取线连接到参考电流及比较器的第一输入，比较器具有经连接以接收参考电压的第二输入。电流路径(例如电流路径456)可形成于所选择的全局存取线的所选择的存储器单元块的相应局部存取线与未选择的存储器单元块的局部存取线之间。未选择的存储器单元块可邻近(例如，紧邻)所选择的存储器单元块。不同全局存取线的所选择的存储器单元块的相应局部存取线可邻近(例如，紧邻)所选择的全局存取线的所选择的存储器单元块的相应局部存取线。[0094]在1125，可改变(例如增大)参考电压的电压电平直到比较器的输出在未选择的存储器单元块的局部存取线连接到电压节点时作出特定转变。电压节点可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss，其可为接地或0v。[0095]举例来说，如果比较器输出在参考电压的电压电平低于所选择的全局存取线的电压电平时具有第一逻辑电平(例如逻辑低电平)及在参考电压的电压电平高于所选择的全局存取线的电压电平时具有第二逻辑电平(例如逻辑高电平)，那么比较器的特定转变可为响应于增大参考电压的电压电平而从其第一逻辑电平转变到其第二逻辑电平。[0096]在1127，例如，响应于比较器的特定转变，可响应于被认为致使比较器的输出的特定转变的参考电流的电流电平及参考电压的电压电平而确定所选择的全局存取线的所选择的存储器单元块的相应局部存取线的电阻值。举例来说，当参考电流的电流电平是iref且被认为致使比较器的输出的特定转变的参考电压的电压电平是vdet时，所选择的全局存取线的所选择的存储器单元块的相应局部存取线的电阻值可被认为等于0.5*vdet/iref。[0097]图12描绘根据实施例的图8c的各种参数的时序。图12可对应于参考图11论述的类型的方法。迹线1261可对应于参考电流iref随时间的电流电平。迹线1263可对应于参考电压vref随时间的电压电平。迹线1265可对应于全局存取线302a随时间的电压电平。迹线1269可对应于块选择线348n随时间的电压电平。迹线1271可对应于块选择线348(n+1)随时间的电压电平。迹线1273可对应于比较器849的输出853随时间的逻辑电平。[0098]在时间t0，全局存取线302中的每一者可经连接以接收参考电势，例如接地或0v。块选择线348可各自提供具有逻辑低电平的控制信号。且比较器849可在其输出853处具有逻辑低电平。[0099]在时间t1，块选择线348n可提供具有逻辑高电平的控制信号来将所选择的存储器单元块250n的其局部存取线202连接到其全局存取线302。同时，全局存取线302a可连接到参考电流iref，例如通过晶体管821及823激活。因此，其电压电平可开始增大。在时间t2，响应于全局存取线302a的电压电平增大到其高于参考电压vref的电压电平的点，比较器849的输出853的逻辑电平可转变到逻辑高电平。[0100]在时间t3，参考电压vref可从初始电压电平1275增大。初始电压电平1275可响应于参考电流iref施加而选择为小于全局存取线302a的预期电压电平。参考电压vref的电压电平可经选择为0v或其可经选择为某更高电压电平。高于0v的初始电压电平1275的选择可减小致使比较器849的输出853转变所需的参考电压vref的增大数。类似地，每步长较小电压电平增大可促进电阻确定的准确度提高，而每步长较大电压电平增大可促进确定速度提高。[0101]响应于比较器849的输出853响应于参考电压vref在时间t3电压电平增大而维持其逻辑电平，参考电压vref可在时间t4再次增大。此过程可在时间t5、t6、t7及t8重复。在时间t9，响应于参考电压vref的电压电平增大到其高于全局存取线302a的电压电平的点，比较器849的输出853的逻辑电平可转变到逻辑低电平。针对一些实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1277，例如参考电压vref在时间t8增大到的电压电平。针对其它实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1279，例如参考电压vref在时间t8其增大之前的电压电平。针对另外实施例，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可响应于电压电平1277(例如参考电压vref在时间t8增大到的电压电平)及电压电平1279(例如参考电压vref在时间t8其增大之前的电压电平)而确定。针对此类实施例，例如，被认为致使比较器849的输出853的特定转变的参考电压vref的电压电平可为电压电平1277及电压电平1279的平均值。[0102]结论[0103]尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。所属领域的一般技术人员将明白实施例的许多调适。因此，本技术案希望涵盖实施例的任何调适或变化。









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