测试结构和测试方法与流程

电气元件制品的制造及其应用技术1.本技术涉及半导体制造技术领域，具体涉及一种测试结构和测试方法。背景技术：2.随着半导体集成电路制造技术的不断发展，半导体器件的关键尺寸(critical dimension，cd)也在不断缩小。3.在闪存器件的制作过程中，在形成浮栅(float gate，fg)的过程中，由于器件尺寸的缩小，其浮栅的宽度也随之降低，从而导致形成的浮栅中有一定的几率出现空洞、空隙等缺陷。4.鉴于此，亟待提供一种测试方法，对闪存器件的浮栅缺陷情况进行监控。技术实现要素：5.本技术提供了一种测试结构和测试方法，可以解决相关技术中提供的浮栅形成方法所导致的空洞、空隙缺陷的问题。6.一方面，本技术实施例提供了一种测试结构，所述测试结构用于对闪存器件的浮栅缺陷进行检测，所述测试结构形成于衬底上，所述测试结构包括：7.掺杂区，所述掺杂区形成于所述衬底中，所述掺杂区从下而上依次包括第一掺杂区、第二掺杂区和第三掺杂区，所述衬底中掺杂有第一类型的杂质，所述第一掺杂区中掺杂有第二类型的杂质，所述第二掺杂区中掺杂有所述第一类型的杂质，所述第三掺杂区中掺杂有所述第二类型的杂质，所述第三掺杂区中形成有sti结构；8.浮栅，所述浮栅形成于所述衬底上方和所述sti结构之间，所述浮栅和所述衬底之间形成有栅介质层；9.控制栅，所述控制栅形成于所述浮栅上；10.从俯视角度观察，多个所述浮栅和多个所述控制栅位于所述第三掺杂区内，所述浮栅和所述控制栅为条形，所述浮栅和所述控制栅相互垂直，所述多个浮栅之间的间距相同，所述多个控制栅之间的间距相同；11.所述第三掺杂区内还形成有第一金属层和第二金属层，所述第一金属层和所述第二金属层位于所述多个浮栅和所述多个控制栅所占据的区域的两侧，所述多个控制栅的两端分别与所述第一金属层和所述第二金属层连接；12.所述第二掺杂区的面积大于所述第三掺杂区的面积，所述衬底上还形成有第三金属层和第四金属层，所述第三金属层与所述第二金属层连接，所述第四金属层与所述第二掺杂区连接且不与所述第三掺杂区接触。13.在一些实施例中，所述第一掺杂区为所述闪存器件的漂移区，所述第二掺杂区为所述闪存器件的阱区，所述第三掺杂区为所述闪存器件的阈值电压调节区。14.在一些实施例中，所述衬底上还包括元胞区域，所述元胞区域用于集成所述闪存器件，所述闪存器件的浮栅和所述测试结构的浮栅的关键尺寸相同，所述闪存器件的浮栅之间的距离与所述测试结构中浮栅之间的距离相同。15.在一些实施例中，当通过所述测试结构对闪存器件的浮栅缺陷进行检测时，通过所述第三金属层输入高电平，通过所述第四金属层输入低电平。16.在一些实施例中，所述闪存器件为nor闪存器件。17.另一方面，本技术实施例提供了一种测试方法，所述方法通过如上任一所述的测试结构执行，所述测试方法包括：18.通过所述测试结构的第三金属层输入高电平，通过所述测试结构的第四金属层输入低电平；19.测量所述测试结构的第二掺杂区的电流；20.根据所述第二掺杂区的电流确定闪存器件是否存在浮栅缺陷。21.在一些实施例中，所述根据所述第二掺杂区的电流确定闪存器件是否存在浮栅缺陷，包括：22.检测所述第二掺杂区的电流是否高于目标电流；23.若所述第二掺杂区的电流高于所述目标电流，则确定所述闪存器件存在浮栅缺陷。24.本技术技术方案，至少包括如下优点：25.通过在集成有闪存器件的衬底上形成测试结构，通过对该测试结构的第三金属层输入高电平，对该测试结构的第四金属层输入低电平，测量得到该测试结构的第二掺杂区的电流后，根据第二掺杂区的电流确定闪存器件是否存在浮栅缺陷，从而能够实现对闪存器件的浮栅缺陷进行监控，提高了产品的可靠性和良率。附图说明26.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。27.图1是本技术一个示例性实施例提供的测试结构的剖面示意图；28.图2是本技术一个示例性实施例提供的测试结构的俯视示意图；29.图3是本技术一个示例性实施例提供的测试方法的流程图。具体实施方式30.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。31.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。32.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。33.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。34.参考图1，其示出了本技术一个示例性实施例提供的测试结构的剖面示意图；参考图2，其示出了本技术一个示例性实施例提供的测试结构的俯视示意图，图1为图2中aa’方向的剖视图。35.该测试结构用于对闪存器件的浮栅缺陷进行检测，其形成于衬底上，该衬底上还集成有闪存器件(图1和图2中未示出，其可以是nor闪存器件)，如图1所示，该测试结构包括：36.掺杂区，其形成于衬底110中，其从下而上依次包括第一掺杂区101、第二掺杂区102和第三掺杂区103，第三掺杂区103中形成有sti结构140。37.其中，衬底110中掺杂有第一类型的杂质，第一掺杂区101中掺杂有第二类型的杂质，第二掺杂区102中掺杂有第一类型的杂质，第三掺杂区103中掺杂有第二类型的杂质。38.在一些实施例中，第一掺杂区101为闪存器件的漂移(drift)区，第二掺杂区102为闪存器件的阱(well)区，第三掺杂区103为所述闪存器件的阈值电压调节(cell threshold voltage，cvt)区。39.本技术实施例中，若第一类型的杂质为n(negative)型杂质时，第二类型的杂质为p(positive)型杂质；若第一类型的杂质为p型杂质时，第二类型的杂质为n型杂质。40.浮栅131，其形成于衬底110上方且在横向上位于sti结构140之间，浮栅131和衬底110之间形成有栅介质层120。41.控制栅132，其形成于浮栅131上。42.从俯视角度观察，如图2所示，多个浮栅131和多个控制栅132位于第三掺杂区103内，浮栅131和控制栅132为条形。43.第三掺杂区103内还形成有第一金属层151和第二金属层152，第一金属层151和第二金属层152位于多个浮栅131和多个控制栅132所占据的区域的两侧，多个控制栅132的两端分别与第一金属层151和第二金属层152连接.44.衬底110上还形成有第三金属层153和第四金属层154，第三金属层153与第二金属层152连接，第四金属层154与第二掺杂区102连接且不与第三掺杂区103接触。45.当通过该测试结构对闪存器件的浮栅缺陷进行检测时，通过第三金属层153输入高电平，通过第四金属层154输入低电平。46.本技术实施例中，衬底上还包括元胞(cell)区域(图1和图2中未示出)，元胞区域用于集成闪存器件，闪存器件的浮栅和测试结构的浮栅的关键尺寸相同，闪存器件的浮栅之间的距离与测试结构中浮栅之间的距离相同。在一些实施例中，闪存器件的控制栅和测试结构的控制栅的关键尺寸相同，闪存器件的控制栅之间的距离与测试结构中浮栅之间的距离相同。47.参考图3，其示出了本技术一个示例性实施例提供的测试方法的流程图，该方法通过上述测试结构执行，如图3所示，该测试方法包括：48.步骤s1，通过测试结构的第三金属层输入高电平，通过测试结构的第四金属层输入低电平。49.步骤s2，测量测试结构的第二掺杂区的电流。50.示例性的，可将测试结构与探针卡上的探针连接，通过探针向第三金属层输入高电平，通过探针向第四金属层输入低电平，通过探针测量第二掺杂区的电流。51.步骤s3，根据第二掺杂区的电流确定闪存器件是否存在浮栅缺陷。52.示例性的，步骤s3包括但不限于：检测第二掺杂区的电流是否高于目标电流(该目标电流可通过经验和/或仿真的方式确定)；若第二掺杂区的电流高于目标电流，则确定该衬底上集成的闪存器件存在浮栅缺陷(反之，若第二掺杂区的电流不高于目标电流，则确定该衬底上集成的闪存器件不存在浮栅缺陷)。53.综上所述，本技术实施例中，通过在集成有闪存器件的衬底上形成测试结构，通过对该测试结构的第三金属层输入高电平，对该测试结构的第四金属层输入低电平，测量得到该测试结构的第二掺杂区的电流后，根据第二掺杂区的电流确定闪存器件是否存在浮栅缺陷，从而能够实现对闪存器件的浮栅缺陷进行监控，提高了产品的可靠性和良率。54.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。









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