GIP电路、扫描驱动电路、显示装置及驱动方法与流程

办公文教;装订;广告设备的制造及其产品制作工艺gip电路、扫描驱动电路、显示装置及驱动方法技术领域1.本技术涉及显示面板技术领域，尤其涉及一种gip电路、扫描驱动电路、显示装置及驱动方法。背景技术：2.低温多晶硅(low temperature poly-silicon，ltps)显示屏具有响应时间短、薄膜电路面积更小、分辨率高、结构简单、稳定性更高等诸多优点，因此目前受到广泛应用。3.ltps显示屏中的扫描信号是通过面板上门(gate in panel，gip)电路生成并输出到像素电路中的，由于像素电路对扫描信号的特殊需求，对于扫描信号需要不同脉宽的需求，需要两路gip电路来分别产生对应脉宽扫描信号，导致显示面板边框尺寸增大。技术实现要素：4.鉴于上述问题，本技术实施例提供一种gip电路、扫描驱动电路、显示装置及驱动方法，通过一路gip电路输出两种不同脉宽的扫描信号，降低了显示面板的边框尺寸。5.为了实现上述目的，本技术实施例提供如下技术方案：6.本技术实施例的第一方面提供一种gip电路，其包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块；所述输入模块用于在第一时钟信号的控制下为所述第一控制模块和所述第二控制模块提供初始输入信号；所述第一控制模块用于在所述第一时钟信号的控制下调节第一节点的电位；所述第二控制模块用于在所述第一时钟信号和第二时钟信号的控制下调节第二节点的电位；所述第一输出模块连接第三时钟信号和高电位，所述第一输出模块用于在所述第一节点和所述第二节点的电位的控制下，将所述第三时钟信号和/或所述高电位输出为第一栅极驱动信号；所述第二输出模块连接所述第二时钟信号和所述高电位，所述第二输出模块用于在所述第一节点和所述第二节点的电位的控制下，将所述第二时钟信号和/或所述高电位输出为第二栅极驱动信号，所述第二时钟信号和所述第三时钟信号的脉宽不同。7.所述gip电路通过增加输出模块，配合时钟信号的控制，使得gip电路能够输出两种不同脉宽的信号，从而能够满足像素电路对不同脉宽扫描信号的需求，从而降低显示面板的边框尺寸。8.在一种可能的实施方式中，所述输入模块包括第一晶体管；所述第一晶体管的第一端连接初始输入信号，所述第一晶体管的第二端连接所述第一控制模块和所述第二控制模块，所述第一晶体管的控制端连接所述第一时钟信号。9.在一种可能的实施方式中，所述第一控制模块包括第二晶体管和第三晶体管；所述第二晶体管的第一端连接所述第一时钟信号，所述第二晶体管的控制端连接所述第二节点；10.所述第三晶体管的第一端连接低电位，所述第三晶体管的控制端连接所述第一时钟信号，所述第三晶体管的第二端与所述第二晶体管的第二端连接所述第一节点。11.在一种可能的实施方式中，所述第二控制模块包括第四晶体管和第五晶体管；所述第五晶体管的第一端连接所述高电位，所述第五晶体管的第二端与所述第四晶体管的第一端连接，所述第五晶体管的控制端连接所述第一节点，所述第四晶体管的控制端连接所述第二时钟信号，所述第四晶体管的第二端连接所述第二节点。12.在一种可能的实施方式中，所述第一输出模块包括第六晶体管、第七晶体管、第一电容和第二电容；所述第六晶体管的第一端连接所述第三时钟信号，所述第六晶体管的第二端与所述第七晶体管的第二端连接，且连接点为所述第一栅极驱动信号的输出端，所述第六晶体管的第二端与所述第二电容的第一端连接，所述第六晶体管的控制端和所述第二电容的第二端分别连接所述第二节点；所述第七晶体管的第一端和所述第一电容的第一端分别连接所述高电位，所述第七晶体管的控制端和所述第一电容的第二端分别连接所述第一节点。13.在一种可能的实施方式中，所述第二输出模块包括第九晶体管和第十晶体管；所述第九晶体管的第一端连接所述第二时钟信号，所述第九晶体管的第二端与所述第十晶体管的第二端连接，且连接点为所述第二栅极驱动信号的输出端，所述第九晶体管的控制端连接所述第二节点；所述第十晶体管的第一端连接所述高电位，所述第十晶体管的控制端连接所述第一节点。14.在一种可能的实施方式中，还包括：电流稳定模块；所述电流稳定模块用于稳定流向所述第一输出模块和所述第二输出模块的电流。15.在一种可能的实施方式中，所述电流稳定模块包括第八晶体管；所述第八晶体管的第一端与所述第二控制模块连接，所述第八晶体管的第二端与所述第一输出模块和所述第二输出模块分别连接，所述第八晶体管的控制端连接低电位。16.本技术实施例的第二方面提供一种扫描驱动电路，包括：多个级联连接的如第一方面所述的gip电路，其中，前一级gip电路输出的第一栅极驱动信号为后一级gip电路的初始输入信号。17.在一种可能的实施方式中，前四级gip电路中，后一级gip电路中的第一时钟信号、第二时钟信号和第三时钟信号均与前一级gip电路中具有预设相位差，从第五级开始的每四级gip电路中的第一时钟信号、第二时钟信号和第三时钟信号与所述前四级gip电路中相同。18.本技术实施例的第三方面提供一种显示装置，包括：如第二方面所述的扫描驱动电路。19.本技术实施例的第四方面提供一种驱动方法，应用于如第一方面所述的gip电路，所述方法包括：在第一阶段，控制第一时钟信号输出低电平，第二时钟信号输出高电平，以控制所述第一栅极驱动信号和所述第二栅极驱动信号为高电平；在第二阶段，控制第一时钟信号输出高电平，第二时钟信号输出低电平之后变为高电平，第三时钟信号均输出低电平之后变为高电平，以控制所述第一栅极驱动信号输出所述第三时钟信号，所述第二栅极驱动信号输出所述第二时钟信号；在第三阶段，控制第一时钟信号输出低电平，第二时钟信号输出高电平，以控制所述第一栅极驱动信号和所述第二栅极驱动信号为高电平；在第四阶段，控制第一时钟信号输出高电平，第二时钟信号输出低电平之后变为高电平，以控制所述第一栅极驱动信号和所述第二栅极驱动信号为高电平；之后循环执行所述第三阶段和所述第四阶段。20.本技术提供的gip电路、扫描驱动电路、显示装置及驱动方法，该gip电路通过增加输出模块，配合时钟信号的控制，使得gip电路能够输出两种不同脉宽的信号，从而能够满足像素电路对不同脉宽扫描信号的需求，从而降低显示面板的边框尺寸。附图说明21.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。22.图1为相关技术中的gip电路的结构示意图；23.图2为图1所示的gip电路的信号时序图；24.图3为本技术实施例提供的gip电路的结构示意图；25.图4为本技术实施例提供的gip电路图；26.图5为图4所示的gip电路的信号时序图；27.图6为本技术实施例提供的gip电路的级联示意图；28.图7为本技术实施例提供的gip电路的信号时序循环示意图；29.图8为本技术实施例提供的gip电路的输出信号示意图。具体实施方式30.正如背景技术所述，对于像素电路中的扫描信号需要不同脉宽的需求，相关技术中需要两路gip电路来分别对应产生对应脉宽的扫描信号，出现这种问题的原因主要在于，目前的gip电路仅能输出单一脉宽的扫描信号，这也就导致不同脉宽的扫描信号需要分别采用不同的gip电路来产生，gip电路增多也就使得显示面板的边框尺寸增大。31.图1为相关技术中的gip电路的结构示意图，如图1所示，在该gip电路中包括有晶体管m1、m2、m3、m4、m5、m6、m7以及m8，电容c1以及c2。图2为图1所示的gip电路的信号时序图。该gip电路的信号时序依次分别为t1阶段、t2阶段、t3阶段、t4阶段。32.t1阶段：初始输入信号sin和时钟信号sck1为低电平，时钟信号sck2为高电平，vn1＝vn2＝vn3＝vgl+vth，晶体管m6和晶体管m7打开，输出信号线go输出vgh。33.t2阶段：初始输入信号sin和时钟信号sck1为高电平，时钟信号sck2为低电平，vn1＝vgl+vth，vn3＝vgh，vn2为一个极低电平，晶体管m6关闭，晶体管m7打开，输出信号线gout输出sck2。34.t3阶段：初始输入信号sin和时钟信号sck2为高电平，sck1为低电平，vn1＝vn2＝vgh，vn3＝vgl+vth，晶体管m6打开，晶体管m7关闭，输出信号线gout输出vgh。35.t4阶段：初始输入信号sin和时钟信号sck1为高电平，时钟信号sck2为低电平，vn1＝vn2＝vgh，vn3＝vgl+vth，晶体管m6打开，晶体管m7关闭，输出信号线gout输出vgh。36.后续为t3阶段和t4阶段的循环。37.上述gip电路输出的扫描信号gout的脉宽为时钟信号sck2的脉宽，该脉宽是固定的，若像素电路需要不同脉宽的扫描信号，则需要采用相应的gip电路来生成，这就导致显示面板中gip电路数量增多，显示面板的边框尺寸增大。为此，本技术实施例提供一种gip电路，该gip电路可以输出两种脉宽的信号，从而采用该gip电路即可满足像素电路对不同脉宽的扫描信号的需求，从而降低了显示面板的边框尺寸。38.为了使本技术实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，均属于本技术保护的范围。39.图3为本技术一实施例提供的gip电路的结构示意图。如图3所示，该扫描驱动电路包括：输入模块301、第一控制模块302、第二控制模块303、第一输出模块304和第二输出模块305。40.输入模块301用于在第一时钟信号sck1的控制下为第一控制模块302和第二控制模块303提供初始输入信号sin。41.第一控制模块302用于在第一时钟信号sck1的控制下调节第一节点n3的电位。42.第二控制模块303用于在第一时钟信号sck1和第二时钟信号sck2的控制下调节第二节点n2的电位。43.第一输出模块304分别连接第三时钟信号sck_b1和高电位vgh，第一输出模块304用于在第一节点n3和第二节点n2的电位的控制下，将第三时钟信号sck_b1和/或高电位vgh输出为第一栅极驱动信号sout_bn。44.第二输出模块305分别连接第二时钟信号sck2和高电位vgh，第二输出模块305用于在第一节点n3和第二节点n2的电位的控制下，将第二时钟信号sck2和/或高电位vgh输出为第二栅极驱动信号sout_an，第二时钟信号sck2和第三时钟信号sck_b1的脉宽不同。45.gip电路在初始输入信号sin的控制下开始工作。示例的，在第一阶段，第一控制模块302控制第一节点n3为低电位，第二控制模块303控制第二节点n2为低电位，此时，第一输出模块304将第三时钟信号sck_b1和高电位vgh输出，即此时输出的第一栅极驱动信号sout_bn为高电平，第二输出模块305将第二时钟信号sck2和高电位vgh输出，即此时输出的第二栅极驱动信号sout_an为高电平。46.在第二阶段，第一控制模块302控制第一节点n3为高电位，第二控制模块303控制第二节点n2为低电位，第一输出模块304将第三时钟信号sck_b1输出，即此时输出的第一栅极驱动信号sout_bn为sck_b1，第二输出模块305将第二时钟信号sck2输出，即此时输出的第二栅极驱动信号sout_an为sck2。47.之后，第一控制模块302控制第一节点n3为低电位，第二控制模块303控制第二节点n2为高电位，第一输出模块304将高电位vgh输出，即此时输出的第一栅极驱动信号sout_bn为高电平，第二输出模块305将高电位vgh输出，即此时输出的第二栅极驱动信号sout_an为高电平。48.由于第二时钟信号sck2和第三时钟信号sck_b1的脉宽不同，利用时钟信号结合对第一节点n3和第二节点n2的电位进行控制，使得在第二阶段中第一输出模块304和第二输出模块305分别输出第二时钟信号sck2和第三时钟信号sck_b1，从而，第一输出模块304和第二输出模块305分别输出了不同脉宽的栅极驱动信号，能够满足像素电路对不同脉宽的栅极驱动信号，也就是扫描信号的需求，从而降低显示面板的边框尺寸。49.在上述实施例的基础上，结合电路图和信号时序图对各模块进行说明。图4为本技术实施例提供的gip电路图。图5为图4所示的gip电路的信号时序图。50.参照图4，可选的，输入模块301包括第一晶体管m1。51.第一晶体管m1的第一端连接初始输入信号sin，第一晶体管m1的第二端连接第一控制模块302和第二控制模块303，第一晶体管m1的控制端连接第一时钟信号输入端sck1。52.可选的，第一控制模块302包括第二晶体管m2和第三晶体管m3。53.第二晶体管m2的第一端连接第一时钟信号输入端sck1，第二晶体管m2的控制端连接第二节点n2。参照图4，可选的，第二晶体管的控制端通过第八晶体管连接第二节点n2。第二晶体管的控制端与第一晶体管m1的第二端连接，也就是通过第一晶体管m1连接初始输入信号sin。54.第三晶体管m3的第一端连接低电位vgl，第三晶体管m3的第二端与第二晶体管m2的第二端连接第一节点n3，第三晶体管m3的控制端连接第一时钟信号输入端sck1。55.可选的，第二控制模块303包括第四晶体管m4和第五晶体管m5。56.第五晶体管m5的第一端连接高电位vgh，第五晶体管m5的第二端与第四晶体管m4的第一端连接，第五晶体管m5的控制端连接第一节点n3，第四晶体管m4的第二端连接第二节点n2，第四晶体管m4的控制端连接第二时钟信号sck2。57.可选的，第一输出模块304包括第六晶体管m6、第七晶体管m7、第一电容c1和第二电容c2。58.第六晶体管m6的第一端连接第三时钟信号sck_b1，第六晶体管m6的第二端与第七晶体管m7的第二端连接，且连接点为第一栅极驱动信号sout_bn的输出端，第六晶体管m6的第二端与第二电容c2的第一端连接，第六晶体管m6的控制端和第二电容c2的第二端分别连接第二节点n2。59.第七晶体管m7的第一端和第一电容c1的第一端分别连接高电位vgh，第七晶体管m7的控制端和第一电容c1的第二端分别连接第一节点n3。60.可选的，第二输出模块305包括第九晶体管m9和第十晶体管m10。61.第九晶体管m9的第一端连接第二时钟信号sck2，第九晶体管m9的第二端与第十晶体管m10的第二端连接，且连接点为第二栅极驱动信号sout_an的输出端，第九晶体管m9的控制端连接第二节点n2。62.第十晶体管m10的第一端与高电位vgh和第一电容c1的第一端分别连接，第十晶体管m10的控制端连接第一节点n3。63.为了进一步提高信号稳定性，可选的，gip电路还包括：电流稳定模块，用于稳定流向第一输出模块304和第二输出模块305的电流。64.可选的，电流稳定模块包括第八晶体管m8。第八晶体管m8的第一端与第二控制模块303连接，第八晶体管m8的第二端与第一输出模块304和第二输出模块305分别连接，第八晶体管m8的控制端连接低电位vgl。65.参照图4，第八晶体管m8的第一端与第一晶体管m1的第二端连接，第八晶体管m8的第二端与第六晶体管m6的控制端和第九晶体管m9的控制端分别连接，第八晶体管m8的控制端连接低电位vgl。即，前述连接第二节点n2的晶体管通过第八晶体管m8连接第二节点。该第八晶体管m8可看作单向导通管，以使电流仅从第一晶体管m1的第二端或第四晶体管m4的第二端流入第六晶体管m6和第九晶体管m9的控制端，而不发生回流，进一步提高整个gip电路中的信号稳定性。第一节点n3可以称为上拉节点，第二节点n2可以称为下拉节点。可以理解的是，由于第八晶体管m8在电路工作过程中保持导通状态，因此图4中n1和n2均可代表第二节点。66.参照图5所示的信号时序对图4所示的电路图进行说明。67.t1阶段：vn1＝vn2＝vn3＝vgl+vth，即n1、n2和n3这三个节点均为低电平，各晶体管的状态如下：第一晶体管m1导通，第二晶体管m2导通，第三晶体管m3导通，第四晶体管m4关断，第五晶体管m5导通，第八晶体管m8导通，第六晶体管m6、第七晶体管m7、第九晶体管m9和第十晶体管m10均导通，第一栅极驱动信号sout_bn和第二栅极驱动信号sout_an均均为高电平。68.t2阶段：vn1＝vgl+vth，vn3＝vgh，vn2为一个极低电平，即n1和n2节点均为低电平，n3为高电平，各晶体管的状态如下：第一晶体管m1关断，第二晶体管m2导通，第三晶体管m3关断，第四晶体管m4先导通再关断，第五晶体管m5关断，第八晶体管m8导通，第六晶体管m6导通，第七晶体管m7关断，第一输出模块304将第三时钟信号sck_b1输出为第一栅极驱动信号sout_bn，第九晶体管m9导通，第十晶体管m10关断，第二输出模块305将第二时钟信号sck2输出为第二栅极驱动信号sout_an。69.t3阶段：vn1＝vn2＝vgh，vn3＝vgl+vth，即n1和n2节点均为高电平，n3为低电平，各晶体管的状态如下：第一晶体管m1导通，第二晶体管m2关断，第三晶体管m3导通，第四晶体管m4关断，第五晶体管m5导通，第八晶体管m8导通，第六晶体管m6关断，第七晶体管m7导通，第九晶体管m9关断，第十晶体管m10导通，第一栅极驱动信号sout_bn和第二栅极驱动信号均为高电平。70.t4阶段：vn1＝vn2＝vgh，vn3＝vgl+vth，即n1和n2节点均为高电平，n3为低电平，各晶体管的状态如下：第一晶体管m1关断，第二晶体管m2关断，第三晶体管m3关断，第四晶体管m4关断，第五晶体管m5导通，第八晶体管m8导通，第六晶体管m6关断，第七晶体管m7导通，第九晶体管m9关断，第十晶体管m10导通，第一栅极驱动信号sout_bn和第二栅极驱动信号均为高电平。71.后续阶段为t3阶段和t4阶段的循环。72.在本实施例中，在t2阶段，第一输出模块304输出sck_b1，第二输出模块305输出sck2，由于sck_b1和sck2脉宽不同，因此该gip电路实现了两种不同脉宽的信号的输出。73.为了使得第六晶体管m6、第七晶体管m7、第九晶体管m9和第十晶体管m10的工作状态保持稳定，gip电路中采用第一电容c1和第二电容c2来维持电压稳定，以使得gip电路可更好的维持稳定的信号输出状态。74.可选的，本技术实施例中，第一时钟信号sck1、第二时钟信号sck2、第三时钟信号sck_b1以及初始输入信号sin均通过外部时序控制器产生。75.可选的，第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的至少一种。76.需要说明的是，上述实施例中第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10均为p型场效应晶体管。77.在其他可选的示例中，这些晶体管也可为n型场效应晶体管，其输入的信号需进行相应调整，本技术实施例在此不进行赘述。78.如图6所示，本技术实施例还提供一种扫描驱动电路，包括：多个级联连接的gip电路，该gip可以为前述实施例中的任一gip电路，其中，前一级gip电路的第一栅极驱动信号为后一级gip电路的初始输入信号，对于第一级gip电路，其初始输入信号端的初始输入信号为sin，对于第n级gip电路，n大于等于2，其初始输入信号端的初始输入信号为sout_bn-1。79.可选的，前四级gip电路中，后一级gip电路中的第一时钟信号sck1、第二时钟信号sck2和第三时钟信号sckb1均与前一级gip电路中具有预设相位差，从第五级开始的每四级gip电路中的第一时钟信号、第二时钟信号和第三时钟信号与所述前四级gip电路中相同。80.示例的，参照图7的信号时序，第一行gip电路的信号时序如sck1、sck2、sck_b1所示，第二行gip电路的信号时序则是将sck1、sck2、sck_b1对应于sck2、sck3、sck_b2，第三行gip电路的信号时序则是将sck1、sck2、sck_b1对应于sck3、sck4、sck_b3，第四行gip电路的信号时序则是将sck1、sck2、sck_b1对应于sck4、sck1、sck_b4，而第五行则重复第一行，即第五行gip电路的信号时序如sck1、sck2、sckb1所示，每四行一循环，以此类推。各行gip电路输出的两个脉宽的信号如图8所示，图8中示意了第1、2、3、12、13行，其他行以此类推即可。通过多级gip对时钟信号循环使用，实现了各级的不同脉宽扫描信号的输出，从图7所示的时序图可以看出，增加时钟信号的数量即可增加第二栅极驱动信号sout_bn的脉宽。81.本技术实施例还提供一种显示装置，包括前述实施例中的扫描驱动电路。82.本技术实施例还提供一种驱动方法，应用于前述任一实施例的gip电路，该方法包括：83.在第一阶段，控制第一时钟信号输出低电平，第二时钟信号输出高电平，以控制第一栅极驱动信号和第二栅极驱动信号为高电平；84.在第二阶段，控制第一时钟信号输出高电平，第二时钟信号输出低电平之后变为高电平，第三时钟信号均输出低电平之后变为高电平，以控制第一栅极驱动信号输出第三时钟信号，第二栅极驱动信号输出第二时钟信号；85.在第三阶段，控制第一时钟信号输出低电平，第二时钟信号输出高电平，以控制第一栅极驱动信号和第二栅极驱动信号为高电平；86.在第四阶段，控制第一时钟信号输出高电平，第二时钟信号输出低电平之后变为高电平，以控制第一栅极驱动信号和第二栅极驱动信号为高电平；87.之后循环执行第三阶段和第四阶段。88.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。各实施例中使用的术语“连接”，可以是直接连接，例如经导线进行连接，也可以是间接连接，例如经过其他元件进行连接，还可以是其他方式的电连接，例如耦合连接等，本技术实施例对连接方式并不限定。89.应当指出，在说明书中提到的“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。90.一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的术语“一个或多个”可以用于描述单数的意义的任何特征、结构或特性，或者可以用于描述复数的意义的特征、结构或特性的组合。类似地，至少部分地根据语境，还可以将诸如“一”或“所述”的术语理解为传达单数用法或者传达复数用法。91.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。









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