背照式传感器及使用绝缘体上硅晶片制造传感器的方法与流程 专利技术说明

电气元件制品的制造及其应用技术背照式传感器及使用绝缘体上硅晶片制造传感器的方法1.相关申请案/专利2.本技术案主张2020年4月8日申请且以引用的方式并入本文中的标题为“背照式传感器及使用绝缘体上硅晶片制造传感器的方法(back-illuminated sensor and a method of manufacturing a sensor using a silicon on insulating wafer)”的第63/006,724号美国临时专利申请案的优先权。本技术案还与以下案相关：2019年9月5日申请的标题为“背照式传感器及制造传感器的方法(back-illuminated sensor and a method of manufacturing a sensor)”的第16/562,396号美国申请案及第9,496,425号、第9,818,887号、第10,121,914号及第10,446,696号美国专利，所述专利全部颁予彻恩(chern)等人且全部以“具有硼层的背照式传感器(back-illuminated sensor with boron layer)”为标题。这些专利及申请案以引用的方式并入本文中。技术领域3.本技术案涉及适用于感测深uv(duv)及真空uv(vuv)波长中的辐射的图像传感器，且涉及用于制造此类图像传感器的方法。这些传感器适合用于掩模、光罩或晶片检验系统中且用于其它应用。背景技术：4.集成电路产业需要具有越来越高分辨率的检验工具来解决集成电路、掩模、光罩、太阳能电池、电荷耦合装置等的越来越小的特征，以及检测其大小约等于或小于所述特征大小的缺陷。5.在许多情况中，在短波长(例如，短于约250nm的波长)下操作的检验系统可提供此分辨率。特定来说，针对掩模或光罩检验，可期望使用与将用于光刻的波长相同或接近(即，针对当前代光刻接近193.4nm且针对未来euv光刻接近13.5nm)的波长进行检验，这是因为由图案引起的检验光的相移将与在光刻期间引起的所述相移相同或非常类似。为了检验半导体图案化晶片，在相对广波长范围(例如包含在近uv、duv及/或vuv范围中的波长的波长范围)内操作的检验系统可为有利的，这是因为广波长范围可降低对层厚度或图案尺寸的小改变的敏感性，所述小改变可在个别波长下引起反射率的大改变。6.为了检测掩模、光罩及半导体晶片上的小缺陷或粒子，需要高信噪比。当高速检验时，需要高光子通量密度以确保高信噪比，这是因为经检测光子(泊松(poisson)噪声)的数目的统计波动是对信噪比的基本限制。在许多情况中，需要每一像素近似100,000或更多的光子。由于检验系统通常每天24小时在使用中而仅具有非常短的停止，因此在仅数月的操作之后，传感器便暴露到大剂量的辐射。7.具有250nm的真空波长的光子具有近似5ev的能量。二氧化硅的带隙为约10ev。虽然此波长的光子可能似乎无法由二氧化硅吸收，但如生长在硅表面上的二氧化硅在与硅的界面处必须具有一些悬键，这是因为二氧化硅结构无法完美匹配硅晶体的结构。另外，由于单个二氧化物是非晶的，因此在材料内将存在悬键。实际上，氧化物内以及在与下伏半导体的界面处将存在不可忽略密度的缺陷及杂质，所述缺陷及杂质可吸收具有duv波长的光子，尤其在波长上短于约250nm的光子。此外，在高辐射通量密度下，两个高能量光子可在非常短的时间间隔(纳秒或皮秒)内到达相同位置附近，这可导致电子通过快速连续的两个吸收事件或通过双光子吸收被激发到二氧化硅的导带。8.用于检验、计量及相关应用的传感器的进一步要求是高灵敏度。如上文解释，需要高信噪比。如果传感器不将入射光子的大部分转换为信号，那么相较于具有更有效传感器的检验或计量系统，将需要更高强度光源以便维持相同检验或测量速度。更高强度光源将使仪器光学器件及经检验或测量样本暴露到更高光强度，从而可能随着时间引起损害或降级。更高强度光源也将更昂贵或特定来说，在duv及vuv波长下可能不可用。硅反射入射于其上的duv及vuv光的高百分比。例如，在波长接近193nm下，在其表面上具有2nm氧化物层(例如原生氧化物层)的硅反射入射于其上的光的近似65％。针对接近193nm的波长，在硅表面上生长约21nm的氧化物层将反射率减小到接近40％。具有40％反射率的检测器比具有65％反射率的检测器显著更有效，但可期望更低反射率及因此更高效率。9.duv及vuv波长由硅强烈吸收。此类波长可主要在硅表面的约10nm或数十nm内被吸收。在duv或vuv波长下操作的传感器的效率取决于在电子重组之前可收集通过经吸收光子产生的电子的多大部分。二氧化硅可与硅形成具有低缺陷密度的高质量界面。大多数其它材料(包含普遍用于抗反射涂层的许多材料)如果直接沉积于硅上，那么在硅表面处导致非常高电缺陷密度。硅表面上的高电缺陷密度对于旨在在可见波长下操作的传感器可能并非问题，这是因为此类波长在被吸收之前可通常行进约100nm或更多到硅中且因此，可较少受硅表面上的电缺陷影响。然而，duv及vuv波长如此接近硅表面被吸收使得表面上的电缺陷及/或表面上的(若干)层内的捕集电荷可导致经产生电子的大部分在硅表面处或附近重组且损失，从而导致低效传感器。10.全部颁予彻恩(chern)等人的第9,496,425号、第9,818,887号及第10,121,914号美国专利描述图像传感器结构及制造图像传感器的方法，所述图像传感器包含至少沉积于图像传感器的经暴露背表面上的硼层。公开用于沉积硼的不同温度范围，包含约400℃到450℃的范围及约700℃到800℃的范围。发明者已发现，硼的更高沉积温度(例如在约600℃与约900℃之间的沉积温度)的一个优点是在此类温度下，硼扩散到硅中，从而在高敏感背表面上提供非常薄、重度p型掺杂硅层。此p型掺杂硅层对于确保duv及vuv辐射的高量子效率是重要的，这是因为其在表面附近产生使电子加速远离表面到硅层中的静电场。p型硅还增加硅的背表面的导电率，这对于图像传感器的高速操作是重要的，这是因为由传感器的前表面上的电极上的信号的切换引发的接地电流需要返回路径。11.然而，高于450℃的处理温度无法用于包含常规cmos电路的半导体晶片上，这是因为450℃接近在制造cmos装置时普遍使用的金属(例如铝及铜)的熔点。在高温(例如大于450℃的温度)下，这些金属膨胀，变软且可分层。此外，在高温下，铜可容易扩散通过硅，这将修改cmos电路的电性质。在任何金属经沉积于晶片上之前使所述晶片薄化允许硼层如前述专利中描述那样在600℃与900℃之间的温度下沉积于背表面上，从而使硼能够在沉积硼层期间或之后扩散到表面中。随后，金属互连件可形成于前表面上。在已使晶片的图像传感器区域薄化(例如)到约25μm或更薄的厚度之后，薄化区域可显著翘曲且可具有数十微米或更多的峰谷不平坦度。因此，需要使用相对宽(例如数微米宽或更宽)金属互连线及通孔以确保线及通孔连接，尽管有由不平坦度引起的任何偏移。此类宽金属互连件及通孔增加与所述线及通孔相关联的每单位面积的电容。此外，宽互连件及通孔可使将具有约一百万或更多个像素的大面积传感器上的全部信号互连困难或不可能。在一些情况中，连接金属互连件可需要多晶硅跳线，但多晶硅具有远高于任何金属的电阻率，因此使用此类跳线可限制传感器的最大操作速度。12.因此，产生对能够高效地检测高能量光子而不降级但克服一些或全部上文的缺点的图像传感器的需要。特定来说，制造在其背侧表面上具有硼层及硼掺杂的背侧薄化图像传感器同时允许在相对平坦晶片(即，具有约10μm或更小的平坦度)上形成金属互连件的方法将允许使用更精细设计规则(例如对应于0.35μm工艺或更精细的设计规则)。此方法将允许更窄金属线连接到关键特征(例如浮动扩散)，从而实现更小浮动扩散电容及更高电荷转电压转换效率。更精细设计规则还允许传感器的每单位面积的更多互连线且允许连接图像传感器上的电路的更大灵活性。技术实现要素：13.描述图像传感器及制造图像传感器的方法，所述图像传感器具有用于使duv、vuv、euv、x射线及/或带电粒子(例如电子)在soi晶片上成像的高量子效率(高qe)。这些图像传感器能够在高辐射通量下进行长寿命操作。这些方法包含用于在半导体材料(优选硅)层中形成光敏有源及/或无源电路元件以及在传感器的电元件之间形成金属互连的工艺步骤。这些图像传感器可包含精细金属互连件及通孔(例如符合约0.35μm或更精细设计规则的所述金属互连件及通孔)同时具有涂布有非晶硼层的背侧表面且具有紧邻硼层的高度掺杂p型硅层。金属互连可包括钨、铝、铜或在已知cmos工艺中制造互连件时使用的其它金属。14.制造图像传感器的示范性方法通过利用硼层以高度p型掺杂绝缘体上硅(soi)晶片的薄顶部硅衬底开始，且接着以产生在顶部硅衬底中(即，外延层的底部附近)具有p型掺杂剂(例如，硼)原子的最大浓度水平且在外延层的顶表面附近具有p型掺杂剂原子的最小浓度水平的单调递减p型掺杂剂浓度梯度(掺杂分布)的方式在顶部硅衬底上产生外延层。例如，通过以下项执行掺杂薄顶部硅衬底：在顶部硅衬底上形成非晶硼层；在高温(即，800℃或更高)下执行硼驱入退火；且接着在驱入退火期间或之后(即，在形成外延层之前)移除硼层。产生具有所要掺杂梯度的外延层涉及在高温(即，至少800℃)下在顶部硅衬底上生长本征或轻度p型掺杂外延硅，使得从高度p型掺杂薄顶部硅到外延硅中的硼扩散在外延硅中产生所要p型掺杂剂浓度梯度。接着使用(例如)标准cmos制造工艺在外延层的上(相对低p型掺杂)表面上形成电路元件，且接着形成金属互连件(线及通孔)以将所述电路元件连接在一起。接着薄化(即，至少部分移除)soi晶片的厚处置衬底及中间绝缘体层以暴露顶部硅衬底或外延层的背侧(下)表面以增加图像传感器对照射有源传感器背侧表面区域的光的灵敏度。在一些实施例中，在薄化工艺期间移除顶部硅衬底的一些或全部以最大化经暴露背侧表面区域的p型掺杂水平。在一个实施例中，使用已知干式蚀刻、湿式蚀刻及/或机械抛光技术执行处置衬底、绝缘体/氧化物及顶部硅衬底的移除。接着直接在经暴露背侧表面区域上形成永久(第二)非晶纯硼层，且在第二非晶硼层的表面上形成一或多个任选抗反射层。在替代实施例中，可在硼层上沉积薄金属涂层以促进带电粒子(例如，电子)、euv或x射线的检测。此薄金属涂层还可降低传感器对杂散光的敏感性，可保护传感器的表面，且可促进从传感器表面原地清洁污染物(例如碳及有机分子)。15.制造图像传感器的另一方法涉及产生具有上文描述的单调递减掺杂浓度梯度的外延层且接着使用上文描述的工艺在外延层上形成电路元件及互连件。接着在电路元件上/上方形成任选保护层，且接着在电路元件及互连件上方接合第二处置晶片。接着移除soi晶片的至少一部分(即，整个处置衬底、绝缘体/氧化物层及一些或全部顶部硅衬底)以暴露通过剩余顶部硅衬底或外延层材料形成的背侧传感器表面，其中经暴露背侧传感器表面界定单调递减掺杂浓度梯度(即，硼掺杂浓度水平从经暴露背侧传感器表面及其上形成电路元件的外延层的上表面单调递减)的最大硼掺杂浓度水平。接着在处于或低于450℃的温度下通过化学气相沉积(cvd)或分子束外延(mbe)沉积后续形成的纯硼层，接着形成任选保护层，且接着通过原子层沉积(ald)或可在低于450℃下执行的其它工艺形成一或多个抗反射涂层以便防止对电路元件及互连件的热相关损害。16.本文中描述的图像传感器可使用ccd(电荷耦合装置)或cmos(互补金属氧化物半导体)技术制造。图像传感器可为二维(2d)区域传感器或一维(1d)线传感器。附图说明17.图1是展示根据本发明产生的示范性图像传感器的横截面视图。18.图2是说明根据实施例的用于制造图像传感器的示范性方法的流程图。19.图3a、3b、3c、3d、3e及3f是说明用于根据图2的方法制造图像传感器的示范性工艺的横截面侧视图。20.图4是说明根据另一实施例的用于制造图像传感器的示范性方法的流程图。21.图5a、5b、5c、5d及5e是说明用于根据图4的方法制造图像传感器的示范性工艺的横截面侧视图。22.图6a、6b及6c是说明根据本发明的另一实施例的用于制造图像传感器的示范性工艺的横截面侧视图。具体实施方式23.虽然将依据特定实施例描述所主张的标的物，但其它实施例(包含未提供本文中阐述的全部益处及特征的实施例)也在本公开的范围内。可做出各种结构、逻辑、工艺步骤及电子改变而不脱离本公开的范围。因此，本公开的范围仅通过参考所附权利要求书定义。24.呈现以下描述以使所属领域的一般技术人员能够制造且使用如在特定应用及其要求的背景内容中提供的本公开。如本文中所使用，例如“顶部”、“底部”、“前”、“前侧”、“背侧”、“上方”、“下方”、“上”、“向上”及“下”的方向性术语旨在为描述的目的而提供相对位置，且并不旨在指定绝对参考系。所属领域的技术人员将明白对优选实施例的各种修改，且本文中定义的一般原理可应用于其它实施例。因此，本公开并不旨在限于所展示及描述的实施例，而是应符合与本文中公开的原理及新颖特征一致的最宽范围。25.图1是描绘根据本发明的示范性实施例的经配置以感测深紫外(duv)辐射、真空紫外(vuv)辐射、极紫外(euv)辐射或带电粒子的图像传感器100的一部分的横截面侧视图。图像传感器100通常包含硅衬底103、安置于硅衬底103的上表面103u上的外延层104、安置于外延层104的上表面104u上的至少一个电路元件110及相关联互连件120、安置于硅衬底103的下表面103l上的纯硼层106及安置于纯硼层106的下(背侧或面向外)表面106l上的任选抗反射涂层108。26.硅衬底103是具有与外延层104的下表面104l形成硅衬底/外延层界面的上表面103u及与纯硼层106的上表面106u形成硅/硼界面的硅衬底103的下表面103l的相对重度p型掺杂单晶硅层。在一个实施例中，硅衬底103的厚度t1在5nm到100nm的范围中。27.外延层104是使用下文描述的制造技术经同质外延生长原本以其它方式形成于上表面103u上的单晶硅层。在一个实施例中，外延层104具有在10μm到40μm的范围中的厚度t2。28.电路元件110及互连件120是使用已知半导体制造技术形成于外延层104的上表面104u上(即，到其中及/或上方)，且包含传感器装置(例如，光敏装置，例如光电二极管)及相关联控制晶体管。如本文中使用，词组“电路元件”是指光敏装置(例如电荷耦合装置及光电二极管)、其它半导体装置(例如晶体管、二极管、电阻器及电容器)，且术语“互连件”是指在半导体装置之间传递信号的电互连(通常称为金属线及通孔)。本文中提及的电路元件是使用标准半导体制造工艺(包含(但不限于)光刻、沉积、蚀刻、扩散、离子植入及退火)形成。在图1中描绘的示范性实施例中，电路元件110包含从上表面104u延伸到外延层104的对应部分中的隔开的n+型掺杂扩散区域111-11、111-12及111-12以及分别通过中介栅极氧化物层与上表面104u分离的多晶硅(polycrystalline silicon/polysilicon)栅极结构113-21及113-22。互连件120包含形成于第一电介质区域122中/上的第一金属线121、形成于第二电介质层124中的第二金属线123、第一金属通孔125及第二金属通孔127，其全部形成于电路元件110上方且使用已知技术可操作地电连接到电路元件110的相关联区域。第一金属线111形成于沉积于电路元件110上方的一或多个电介质层112中或上，且第一金属通孔115使用已知通孔形成技术延伸穿过电介质层112。第二金属线123形成于安置于第一金属线111上方的一或多个第二电介质层124中，且第二金属通孔127延伸穿过一或两个电介质层112及122。在一个实施例中，护层(图1中未展示)形成于第一金属线121与第二金属线123之间，且全部第二金属通孔127包括钨、铝及铜中的至少一者且延伸穿过此保护层。形成图1中描绘的电路元件110的示范性扩散区域与栅极结构连同示范性金属互连件120是为了阐释性目的经任意配置且仅为了描述示范性电路元件结构的目的经提供且不旨在表示功能传感器装置或限制所附权利要求书。29.在形成电路元件110及互连件120之后执行的背侧处理期间使用下文描述的技术形成纯硼层106及任选抗反射涂层108。纯硼层106包括80％或更高的硼浓度，其中相互扩散硅原子及氧原子主要构成剩余20％或更少。在一个实施例中，纯硼层106具有在2nm到20nm的范围中的厚度t3。在一个特定实施例中，纯硼层106的厚度t3在3nm到10nm的范围中，且任选保护层(例如，薄金属层，未展示)及一或多个抗反射涂层(例如，二氧化硅)层108沉积于纯硼层106的下(面向外)表面106l上。在以下示范性生产方法描述中提供关于根据本发明生产的图像传感器的额外结构及细节。30.参考图1的右侧，根据本发明的方面，使用下文描述的方法处理硅衬底103及外延层104以展现p型(例如，硼)掺杂剂浓度梯度dnp，所述p型掺杂剂浓度梯度dnp具有在背侧传感器表面(其在经描绘实施例中与硅衬底103的下表面103l重合)处发生的最大浓度水平np-max，且在y轴方向上从最大浓度水平np-max单调递减到发生在外延层104的上表面104u处的最小掺杂浓度水平np-min。在一个实施例中，最大浓度水平np-max在约1018cm-3(即，每立方厘米1018个硼原子)到1021cm-3的范围中，且最小掺杂浓度水平np-min在约1013cm-3到1014cm-3的范围中。在一个实施例中，在硅衬底103内产生的掺杂剂浓度梯度dnp的部分大体上平坦(即，使得发生在由下表面104l及上表面103u界定的硅衬底/外延层界面处的中间掺杂剂水平np-int大体上等于下表面103l处的最大浓度水平np-max)。31.图2说明用于使用绝缘体上硅(soi)晶片制造图像传感器的示范性方法200，且图3a到3f描绘在执行方法200期间的各个工艺阶段处的示范性soi晶片。参考图3a，在制造工艺的开始，soi晶片300包含具有经暴露上(第一)表面303u及通过中介绝缘体(氧化物)层302附接到相对厚处置衬底301的相对下(第二)表面303l的相对薄顶部(前侧)硅衬底303。在制造工艺的开始之前制造或获取soi晶片300，其中处置晶片301及氧化物层302具有标准组合物及厚度。在优选实施例中，soi晶片300经特性化使得顶部硅衬底303具有在5nm到100nm的范围中的厚度且由本征或轻度p型掺杂多晶硅组成。32.参考框201(图2)，利用硼层以通过硼扩散工艺而在soi晶片的顶部硅衬底中产生高硼掺杂浓度水平(即，1018cm-3或更大)。在图3a及3b中描绘的实施例中，利用硼层310以在soi晶片300的顶部硅衬底中产生所要高硼掺杂浓度水平包含形成第一硼层310(参考图3a展示且描述)且接着处理soi晶片300(参考图3b展示且描述)以循序或同时执行硼驱入及硼移除两者。33.参考图3a，硼层310形成于上表面303u上且包括具有在2nm到10nm的范围中的厚度t4的纯非晶硼(如本文中定义)。在优选实施例中，使用化学气相沉积(cvd)工艺形成硼层310同时将soi晶片300安置于cvd腔室中且加热到在600到800℃的范围中的高温。在其它实施例中，可利用其它工艺(例如，溅镀或分子束外延(mbe))以产生硼层310，前提是所得硼沉积是纯且干净的。34.图3b描绘在用于产生所要高硼掺杂浓度水平及从上表面303u完全移除硼层310两者的处理期间或之后的soi晶片300。应注意，在图3b中使用元件符号303a识别顶部硅衬底，其中后缀“a”用于区分源自硼扩散工艺的高度p型掺杂硅与图3a的最初轻度掺杂顶部硅衬底303。在优选实施例中，使用在800℃到900℃的范围中的温度下执行的cvd硼驱入退火工艺原地(例如，使用用于形成硼层310的相同cvd腔室)执行硼扩散。在其它实施例中，可在h2或n2氛围中使用任何干净腔室在高温下驱动硼。在优选实施例中，还在硼沉积之后立即(即，与硼驱入同时)在氢环境中在800℃到900℃的范围中的温度下原地执行硼移除，从而硼扩散穿过上表面303u到顶部硅衬底303a中同时硼层310的经暴露部分与氢反应且离开硼层的表面。在这些条件下，硼层310的典型移除速率是在30到60分钟的时段中3nm到5nm(即，较薄硼层需要少于30分钟且较厚层需要多于一个小时)。在硼层310已完全消失之后，(例如，使用在1018到1021cm-3的范围中的硼浓度水平)高度掺杂顶部硅衬底303a且掺杂剂分布将相对均匀。通过原地执行硼层形成及处理(即，驱入及移除)两者提供的益处是可在完成硼层移除之后立即执行外延生长(下文参考图3c描述)(即，不需要额外清洁工艺)。在替代实施例中，从沉积/扩散腔室移除soi晶片310且使用硝酸浸液(或其它氧化浸液)移除硼层310，接着在实行从上表面303u清洁氧化物之后执行外延生长。35.参考框202(图2)，接着以提供具有单调递减硼浓度梯度(例如，上文参考图1展示且描述的梯度dnp)的外延层的方式在顶部硅衬底上/上方产生外延硅层。在一个实施例中，在以产生所要单调递减硼浓度梯度的速率下增强从顶部硅衬底到外延层材料中的硼扩散的条件下在重度掺杂顶部硅衬底的上表面上生长本征或轻度p型掺杂外延硅。图3c说明在上表面303u上/上方形成外延层304(在此期间，二次硼扩散产生所要掺杂梯度(例如，参考图1描述的梯度dnp))之后的soi晶片。应注意，后缀“b”用于指示在二次硼扩散之后的顶部硅衬底303b与重度p型掺杂顶部硅衬底303a(图3b)之间的差异。在一个优选实施例中，在cvd工艺中在使用硅烷或氯硅烷气体(例如，sih4、sicl4、sihcl3、sih2cl2或sih3cl)中的至少一者与氢在800℃到1250℃的范围中的温度下的分解移除硼层之后立即原地生长外延层304。在cvd工艺期间，可将二硼烷添加到气体混合物以进行外延层中的低p型掺杂。在一些实施例中，可使用分子束外延(mbe)执行硅外延。在一些实施例中，可在外延硅生长之后执行大于800℃的温度下的驱入退火以引起p型掺杂剂(例如，硼)原子从重度p型掺杂顶部硅衬底迁移(扩散)到外延层304中以产生从顶部硅衬底303b到外延层304中的所要单调递减掺杂浓度梯度。36.参考框203(图2)及图3d，接着使用标准半导体制造工艺(例如光刻、沉积、蚀刻、离子植入及退火)在外延层304上/上方制造前侧电路结构(元件)110及相关联互连件120。上文参考图1提供与这些元件及互连件相关的目的及额外细节，因此此处为了简洁起见省略细节。还可在框203的制造工艺期间产生电荷耦合装置(ccd)及/或cmos传感器元件及装置。前侧元件及装置经产生于soi晶片的前侧上的外延层304中，且因此被称为前侧电路元件。在前侧处理期间，还可执行多晶si互连件及金属互连件的形成连同其它高温工艺。由于互连件120是在背侧薄化工艺(下文描述)之前形成于晶片上，因此这些互连件可使用正常次微米cmos处理技术形成且可包含高密度金属互连件的多个层。互连件可由al、cu或另一金属形成。37.参考框204(图2)，在电路元件上方形成任选保护层以在后续处理(下文描述)期间保护所述电路元件。参考图3e的上部分，将保护层310指示为形成于互连件120上方。在一些实施例中，保护层320可包括使用等离子体辅助化学气相沉积(pecvd)沉积的氮化硅层以及许多其它材料。38.参考框205(图2)及图3e，接着执行背侧薄化工艺以移除(薄化)处置硅衬底的至少一部分及氧化物层的至少一部分以在图像传感器的光有源区域中暴露顶部硅衬底303b的下表面303l。在所描绘实施例中，通过研磨及/或蚀刻处置及氧化物材料以暴露下表面303l的一部分(其表示背侧传感器表面(即，背照式图像传感器的光敏区域))，同时在顶部硅衬底303b的暴露下表面303l周围留存残余处置晶片部分301a及残余氧化物层部分302a而执行此移除(薄化)工艺。可通过湿式蚀刻方法使用碱性溶液(例如koh或tmah等)执行蚀刻。处置衬底与氧化物层之间的硅衬底-氧化物界面用作湿式蚀刻的自然蚀刻停止层。可使用氢氟酸及/或缓冲氧化物蚀刻移除氧化物层。顶部硅衬底与氧化物层之间的顶部硅-氧化物界面用作氧化物蚀刻的自然蚀刻停止层。替代地，还可使用干式蚀刻方法(例如反应性离子蚀刻(rie)及/或感应耦合等离子体反应性离子蚀刻(icprie))运用蚀刻气体(例如sf6、o2及c4f8等)移除硅及氧化物层。如下文参考图6a到6c描述，还可在薄化工艺期间移除顶部硅衬底的一些或全部，从而背侧传感器表面将由外延层304形成。39.参考框206(图2)及图3f，接着在顶部硅衬底303b的暴露下表面303l(或替代地，其中顶部硅衬底303b已经移除的外延层304的暴露下表面)上方沉积纯硼层306及任选抗反射层(未展示)。在优选实施例中，在执行硼沉积之前清洁且准备下表面303l。在一个实施例中，此清洁可使用标准rca 1及2清洁工艺运用稀释hf或缓冲氧化物蚀刻执行以在rca1及2清洁之后移除表面氧化物。在优选实施例中，使用二硼烷与氢的组合在低温(即，小于450℃，例如在300℃到450℃的范围中的温度)下执行高纯度硼沉积以避免在cvd工艺中对前侧金属互连件的任何损害。基于成品图像传感器的操作的目标波长范围及避免针孔所需的最小厚度确定硼层306的厚度。典型厚度可在2nm到20nm的范围中。晶片保持在高温下的时间必须保持为最小值以避免前侧金属互连件的损害。40.如框208(图2的底部)中指示，在一些实施例中，接着封装成品图像传感器。封装可包含芯片到衬底的倒装芯片接合或线接合。封装可包含透射所关注波长的窗或可包括用于介接到真空密封件的凸缘或密封件。在电子轰击图像传感器实施例中，封装可包含其它组件(例如光电阴极以及密封真空管)。41.图4说明用于以绝缘体上硅(soi)晶片开始制造图像传感器的替代示范性方法400，且图5a到5e描绘在执行方法400期间的各个工艺阶段处的示范性soi晶片。为了简洁起见，将通过方法400产生的与上文参考工艺200(图2及3a到3c)描述的工艺及结构相同的工艺及结构并入图5a到5e中。例如，图5a描绘在完成与框301及302(图3)以及框401及402(图4)相关联的工艺之后的soi晶片300的经处理层，其中顶部si层303b通过中介氧化物(绝缘体)层302连接到si处置衬底301，外延层304以产生上文描述的单调改变掺杂浓度梯度的方式形成于顶部硅衬底303b上。将上文参考图3a及3b提供的描述理解为描述与框401及402相关联地执行的类似示范性工艺且因此此处将不重复。类似地，图5a描绘根据框303(图3)及框403(图4)形成于外延层304的上表面304u上的电路元件110及互连件120。42.参考框404(图4)及图5a，使用已知制造工艺(例如，pecvd)在互连件120(其先前以上文参考图3c描述的方式经制造于外延层304上)上方的上表面120u上沉积或以其它方式形成前侧保护材料(例如，氮化硅)。43.参考框405(图4)及图5b，接着使用已知技术将处置晶片(第二处置衬底)501附接到前侧(例如，到保护层510的上表面510u)，从而处置晶片501用于进一步保护形成于外延层304上的元件及互连件且用作下文描述的背侧处理阶段的基底晶片。在示范性实施例中，处置晶片501包括硅晶片、石英晶片或由另一适合材料制成的晶片。在一些实施例中，处置晶片501可直接附接到上表面120u(即，通过省略中介保护层510)。在替代实施例(未展示)中，可使用保护层510作为处置晶片501的代替或补充(即，可省略第二处置衬底)。在一个实施例中，穿过处置晶片501形成额外通孔结构(未展示)以促进到电路元件110的前侧连接。44.参考框406(图4)及图5c，接着执行背侧处理以(至少部分)移除起始soi晶片的处置衬底及氧化物层，使得背侧传感器表面(例如，顶部硅衬底303b的下表面303l)经暴露。在一个实施例中，使用上文参考图3e描述的研磨及/或蚀刻工艺的组合(包含清洁并处理下表面303l以为后续硼层形成做准备)执行移除工艺。在此步骤中，可通过(例如)蚀刻或抛光移除顶部硅衬底303b的一些或全部。45.参考框407(图4)及图5d，接着(例如)使用上文参考图3f描述的工艺在顶部硅衬底303b的下表面303l上形成纯硼层506。46.参考图408(图4)及图5e，在纯硼层506的下表面506l上沉积或以其它方式形成抗反射材料以产生一或多个抗反射层508。可使用ald工艺或需要低于450℃的温度的其它工艺沉积至少一个层。在替代实施例中，可在硼层506上沉积薄金属涂层(即，作为抗反射层508的代替或补充)。当传感器用于检测带电粒子(例如电子)、euv或x射线时，薄金属涂层可尤其有用。此薄金属涂层可降低传感器对杂散光的敏感性，可保护传感器的表面，且可促进从传感器表面原地清洁污染物(例如碳及有机分子)。47.如框409(图4)中指示，可接着使用上文描述的任何封装技术封装图5e中展示的成品图像传感器。48.图6a到6c说明示范性条件，在所述条件下，在上文参考图3e及5c描述的背侧薄化工艺期间，在顶部硅衬底中产生的掺杂分布需要移除顶部硅衬底的一些或全部(即，连同原始soi晶片的处置衬底及氧化物层)。也就是说，简要参考图1，示范性理想顶部硅掺杂分布由在最大硼浓度水平np-max与中间掺杂浓度np-int之间延伸的梯度dnp的部分描绘，其中最大硼浓度水平np-max发生在下表面103u处且掺杂浓度在下表面103u与顶部硅/外延层界面之间单调递减(或保持平坦)。当产生此理想顶部硅掺杂分布时，可在移除soi晶片的处置衬底及氧化物层之后终止背侧薄化工艺(即，不需要移除任何顶部硅衬底)。然而，实际上，最大硼浓度水平发生在顶部硅衬底的上表面与下表面之间的某处，这需要移除顶部硅衬底的至少一些，如下文参考图6b及6c描述。49.图6a描绘形成于具有通过中介绝缘体(氧化物)层602附接到处置衬底601的顶部硅衬底603的soi晶片上的部分完成传感器600a，所述部分完成传感器600a是在已利用硼层(未展示)到顶部硅衬底603中的高硼掺杂浓度之后及在外延层604已形成于顶部硅衬底603上，使得来自所述顶部硅衬底603的硼扩散产生在外延层604中从邻近顶部硅衬底603的上表面603u安置的原始最大硼浓度水平np-max10单调递减到邻近外延层604的上表面604u安置的最小硼掺杂浓度水平np-min1的硼掺杂浓度梯度dnp1之后。然而，应注意，最大硼浓度水平np-max10发生在定位于顶部硅衬底603的上表面603u与原始下表面603l0之间的水平处，这意味着硼掺杂浓度梯度dnp1未能如在一些情况中对于最佳传感器效能所需般在顶部硅衬底603的原始下表面603l0与外延层604的上表面604u之间单调递减。明确来说，发生在上表面603u处的第一中间硼浓度水平np-int11及发生在原始下表面603l0处的第二硼浓度水平np-int12小于最大硼浓度水平np-max10。例如，归因于外延硅生长期间从顶部硅衬底603到氧化物层602中的向下硼扩散，发生“下降(dip)”(即，最大硼浓度水平np-max10与第二硼浓度水平np-int12之间的浓度梯度水平的小减小)，且其中发生此下降的y轴位置取决于(例如)外延硅生长期间的峰值硼浓度水平及温度。50.参考图6b，为了“修复”掺杂浓度梯度dnp1，需要执行背侧处理，使得薄化工艺包含移除至少顶部硅层603的定位于最大硼浓度水平np-max10与原始下表面603l0之间的部分(即，连同整个处置衬底601及氧化物层602)，从而最大硼浓度水平np-max10与经修正下表面603l1重合。也就是说，移除顶部硅层603的经描绘下部分有效地调整掺杂浓度梯度dnp1，使得最大硼浓度水平np-max10发生在背侧传感器表面(即，经修正下表面603l1)且在y轴方向上单调递减到上表面604u。如上文描述，背侧处理紧接在将硼沉积于经修正下表面603l1上及上文参考图2的框206到208及图4的框407到409描述的额外工艺之后。51.图6c描绘用于修复掺杂浓度梯度dnp1的替代方法，其中执行背侧处理，使得薄化工艺包含移除整个顶部硅层603(即，连同整个处置衬底601及氧化物层602)，从而通过暴露外延层604的下表面604l而界定新背侧传感器表面。因此，“修复”掺杂浓度梯度dnp1，这是因为其具有新最大硼浓度水平np-max11，所述新最大硼浓度水平np-max11等于硼浓度水平np-int11且在y轴方向上从新背侧传感器表面(即，下表面604l)单调递减到上表面604u。一旦已完全移除硅层603，便将硼沉积于经暴露下表面604l上且执行上文参考图2的框206到208及图4的框407到409描述的额外工艺。52.上文实例不旨在限制本文中公开的本发明的范围。其仅旨在作为可如何处理soi晶片的顶部硅衬底以包含所要p型掺杂剂浓度梯度且接着在其光敏表面上涂布有硼层两者的图解。由于顶部硅衬底包含邻近硼具有其最大值的p型掺杂剂的浓度梯度，因此即使针对短波长光或低能带电粒子(其可穿透到顶部硅及外延层中仅数nm或数十nm)，图像传感器仍具有高效率。53.上文描述的本发明的结构及方法的各个实施例仅阐释本发明的原理且不旨在将本发明的范围限于所述特定实施例。例如，可将额外步骤添加到图2及4中描绘的流程图，或可以与所展示不同的序列完成一些所展示步骤。因此，本发明仅通过所附权利要求书及其等效物限制。









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