半导体封装的对位方法及半导体封装结构与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明属于半导体封装技术领域，特别是关于一种半导体封装的对位方法以及半导体封装结构。背景技术：2.扇入型封装及扇出型封装过程中，一般涉及芯片的重构。目前重构芯片大多采用步进式的曝光方式，针对每个封装区域进行对位，该种方式可以最大程度的保证每个封装区域中的芯片偏移最小。具体的，此种曝光方式中，对位过程一般包含粗对位和细对位，在两次对位中，所抓取的对位标记均相同，这样抓取对位标记的方法较易产生问题。原因是，请参考图1a，图1a为现有技术中理想情况下贴片效果的示意图，如图1a所示，各芯片10精准地贴装于承载基板20上的预定位置上。而实际贴装芯片的过程中，由于承载基板(carrier)20上的标记(mark)磨损或设备机台精度等问题，往往会导致贴装于承载基板20上的芯片10出现整体偏移的问题，请参考图1b，图1b为现有技术中芯片整体偏移的示意图。进一步的，如图1a及图1b所示，每一芯片10上的对位标记11均相同，从而在对位过程中所抓取的对位标记并无特殊性，导致曝光过程中曝光设备进行粗对位时会产生抓错行列的问题，导致曝光偏移整行整列，造成返工或者良率损失的问题。3.现有技术中，为了解决这一问题，处理方式是在晶圆承载基板上特定的识别位置不粘贴芯片。但这样一来，在后续进行第一层光刻时，不粘贴芯片的位置由于无特殊对位点，需手动调试对位点，造成操作上的不便。技术实现要素：4.为了克服现有技术的不足，提供一种半导体封装的对位方法及半导体封装结构。5.为了达到上述目的，本发明提出一种半导体封装的对位方法，其包括：步骤a，提供承载基板，所述承载基板上具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片，各第一芯片上具有第一标记，所述多个第一封装区域包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同；以及步骤b，根据各对位封装区域内的各第二芯片上的所述第二标记进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；依次根据各第一封装区域中的各第一芯片上的所述第一标记进行第二次对位，以确认每一第一封装区域的位置。6.作为本发明一实施方式的进一步改进，步骤a还包括，根据一预设贴装图谱，将所述若干第一芯片及各第二芯片装贴于所述承载基板上。7.作为本发明一实施方式的进一步改进，步骤a中，所述第一数量个对位封装区域分别邻近所述承载基板的不同侧，所述不同侧为所述承载基板的相对侧或相邻侧，其中第一数量介于3至10之间。8.作为本发明一实施方式的进一步改进，每一对位封装区域包含至少2*2个芯片，且每一对位封装区域中的所述第二芯片的排列位置相同或不同。9.作为本发明一实施方式的进一步改进，所述第一标记为十字标记、十字箭头标记、方块标记的其中之一；所述第二标记为十字标记、十字箭头标记、方块标记的其中另一。10.作为本发明一实施方式的进一步改进，所述第二芯片为废芯片或空白芯片。11.作为本发明一实施方式的进一步改进，于每一对位封装区域中，所述第二芯片与各第一芯片的排列步进尺寸相同。12.作为本发明一实施方式的进一步改进，步骤b之前还包括，于所述承载基板上形成塑封层，所述塑封层覆盖各第一芯片及各第二芯片，移除所述承载基板；步骤b还包括，于所述若干第一芯片上利用光刻工艺形成金属图案以形成重布线层。13.此外，本发明还提出一种半导体封装结构，其包含承载基板，所述承载基板具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片，各第一芯片上具有第一标记，所述多个第一封装区域中包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同，其中，各对位封装区域内的各第二芯片上的所述第二标记用于进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；各第一封装区域中的各第一芯片上的所述第一标记用于进行第二次对位，以确认每一第一封装区域的位置。14.作为本发明一实施方式的进一步改进，所述第一数量个对位封装区域分别邻近所述承载基板的不同侧，所述不同侧为所述承载基板的相对侧或相邻侧，其中第一数量介于3至10之间。15.作为本发明一实施方式的进一步改进，每一对位封装区域包含至少2*2个芯片，且每一对位封装区域中的所述第二芯片的排列位置相同或不同。16.作为本发明一实施方式的进一步改进，所述第一标记为十字标记、十字箭头标记、方块标记的其中之一；所述第二标记为十字标记、十字箭头标记、方块标记的其中另一。17.作为本发明一实施方式的进一步改进，所述第二芯片为废芯片或空白芯片。18.作为本发明一实施方式的进一步改进，于每一对位封装区域中，所述第二芯片与各第一芯片的排列步进尺寸相同。19.与现有技术相比，本发明的半导体封装的对位方法及半导体封装结构，于承载基板上的特定位置贴装具有特殊标记的第二芯片，所述特殊标记不同于实际芯片上的一般标记，如此，可有效解决扇入型(fan-in)封装及扇出型(fan-out)封装产品在曝光过程中出现整行整列偏移的问题，提升了对位精度。进一步的，本发明仅在承载基板上的特定位置贴装具有特殊标记的第二芯片，不会影响实际芯片(real die)的整体良率，且避免了在第一层光刻中手动干预操作，从而方法简单且操作性强，可以有效应用到生产作业中。20.为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。附图说明21.图1a为现有技术中理想情况下贴片效果的示意图；图1b为现有技术中芯片整体偏移的示意图；图2为本发明的半导体封装的对位方法的流程图；图3为本发明的半导体封装结构的示意图；图4a及图4b为本发明的半导体封装的对位方法中将各芯片贴装于承载基板的示意图；图5为图3中一对位封装区域一实施例的放大示意图；图6为图3中一对位封装区域的另一实施例的放大示意图。具体实施方式22.为了使本发明的目的、技术方案及优点更加清楚明白，下面结合实施例及附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。23.本发明实施例首先提供了一种半导体封装的对位方法，请参考图2、图3及图5，图2为所述对位方法的流程示意图，图3为本发明的半导体封装结构的示意图，图5为图3中一对位封装区域一实施例的放大示意图；所述对位方法包括：步骤a(s100)，提供承载基板100，所述承载基板100上具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片110，各第一芯片110上具有第一标记111，所述多个第一封装区域包含第一数量个对位封装区域b，每一对位封装区域b贴装有多个所述第一芯片110以及至少一第二芯片120，所述第二芯片120上具有第二标记121，所述第一标记111与所述第二标记121不同；步骤b(s200)，根据各对位封装区域b内的各第二芯片120上的所述第二标记121进行第一次对位，以确认所述承载基板100上所述若干第一芯片110的整体布局；依次根据各第一封装区域中的各第一芯片110上的所述第一标记111进行第二次对位，以确认每一第一封装区域的位置。24.本实施例中，所述承载基板100为用于后续芯片封装的基板，可为封装载板、玻璃载板、空白半导体晶圆片等其中的一种。25.请参考图3、图4a及图4b，图4a及图4b为本发明的半导体封装的对位方法中将各芯片贴装于承载基板的示意图。实际操作中，步骤a还包括，按照一预设贴装图谱，将所述若干第一芯片110及各第二芯片120装贴于承载基板100上。于所述预设贴装图谱上，包含有各第一芯片110的贴装位置以及各第二芯片120的贴装位置。如图4a及图4b所示，本实施例中，根据所述预设贴装图谱，先贴装各第一芯片110至承载基板100上的预定位置，再贴装各第二芯片120至承载基板100上的预定位置。实际操作中，也可以先贴装各第二芯片120，再贴装各第一芯片110；又或者其他顺序进行贴装等，视实际需求而定。26.本发明中，在贴装芯片的过程中，通过在用于第一次对位的对位封装区域b中粘贴具有特殊标记的第二芯片120来实现对位封装区域b中个别芯片的标记特殊化，以便于后续第一次对位时光刻机台的抓取，提升了对位精度，利于现有的光刻机台进行后续的光刻，且避免了在第一次光刻时手动干预，操作方便，且成本较低。27.实际操作中，于步骤b(s200)之前还包括，在所述承载基板100表面和各第一芯片110及各第二芯片120表面进行芯片塑封封装，以形成塑封层(未绘示)，塑封层覆盖各第一芯片110及各第二芯片120，形成芯片封装结构；然后将所述承载基板100与芯片封装结构进行剥离以移除所述承载基板100。步骤b(s200)之后还包括，于所述若干第一芯片110上(例如在所述芯片封装结构对应的剥离表面)形成重布线层(rdl)，其中，形成重布线层时需要利用光刻工艺形成金属图案，在此过程中需要使用前述对位方法。实际操作中，本发明的对位方法，既可应用于扇入型(fan-in)封装，亦可应用于扇出型(fan-out)封装。28.一般的，曝光设备的对位过程包含粗对位和细对位，前述步骤b中，第一次对位即为粗对位，第二次对位即为细对位。其中，粗对位(即第一次对位)一般为选取承载基板100上几个位置的标记，以确定承载基板100上若干第一芯片110的整体布局(global map)；细对位(即第二次对位)是针对承载基板100上的每一个第一封装区域进行对位(借由每一第一封装区域中的第一标记完成)，以更加精确每一个第一封装区域的位置。29.本发明中，将承载基板100划分出多个第一封装区域(field)，以将所有芯片涵盖在内，在承载基板100上所有的第一封装区域(field)中设置了第一数量个用于进行粗对位的对位封装区域b，每一对位封装区域b中设置有至少一具有特殊标记的第二芯片120，由于第二芯片120上的特殊标记明显区别于第一芯片110上的一般标记，在第一次对位时，便于光刻机台的抓取。在第二次对位时，会依据第一芯片110上的标记来针对每个第一封装区域进行对位，从而最大程度的保证对位精度。30.本发明的半导体封装的对位方法，于承载基板100上的特定位置贴装具有特殊标记(即第二标记121)的第二芯片120，所述特殊标记不同于实际芯片(real die，即第一芯片110)上的一般标记(即第一标记111)，如此，可有效解决扇入型(fan-in)封装及扇出型(fan-out)封装产品在曝光过程中出现整行整列偏移的问题，提升了对位精度。进一步的，本发明仅在承载基板100上的特定位置贴装具有特殊标记的第二芯片120(一般仅在用于粗对位的对位封装区域b中贴装第二芯片120)，不会影响实际芯片(real die)的整体良率，且避免了在第一层光刻时需要手动干预操作，从而方法简单且操作性强，可以有效应用到生产作业中。31.实际操作中，第一数量个对位封装区域分别邻近承载基板100的不同侧，所述不同侧为承载基板100的相对侧或相邻侧。如图3所示，所述承载基板100包含相对的第一侧及第二侧，本实施例中，第一侧为图示中的上侧，第二侧为图示中的下侧。本实施例中，第一数量为4，即所述多个第一封装区域包含4个对位封装区域b，其中，两个对位封装区域b邻近所述第一侧；另两个对位封装区域b邻近所述第二侧。实际操作中，各对位封装区域b的分布不以此为限，例如第一侧及第二侧为相邻侧，各对位封装区域b分布于相邻的第一侧及第二侧等，视实际需求而定。32.由于本实施例中共具有4个对位封装区域b，每个对位封装区域b中包含一第二芯片120，从而共有4个第二芯片120。如此一来，曝光过程中，曝光设备在第一次对位(即粗对位)时将选取4个位置的第二标记121(即前述4个对位封装区域b上的4个第二芯片120的第二标记121)，以确定承载基板100上的所述若干第一芯片110的整体布局(global map)。33.本发明的半导体封装的对位方法，通过相对标记特殊化，如该片晶圆在曝光过程中要抓取4个对位封装区域b中的第二标记121进行粗对位，由于将这4个第二标记121设计成与若干第一芯片110上的第一标记111完全不同，使得整片晶圆上仅有4处第二标记121。那么在曝光过程中粗对位时，仅需要找这4处第二标记，既杜绝了曝光对位偏移行列的风险，提升了对位精度，又避免了后续第一层光刻需手动对位所带来的操作不便。34.实际操作中，第一数量不以上述的4个为限，还可以例如包含3个对位封装区域b，6个对位封装区域b等，一般的，对位封装区域b的个数可介于3至10之间，即第一数量介于3至10之间。当每一对位封装区域b中包含一第二芯片120时，第二芯片120的数量即为第一数量个，由于第一数量较小，第二芯片120的贴装对整体承载基板100的影响较小。35.请同时参考图3及图5，图5为图3中一对位封装区域一实施例的放大示意图。实际操作中，每一对位封装区域可包含至少2*2个芯片，如图5所示，本实施例中，每一对位封装区域b包含3*3个芯片，具体来说，每一对位封装区域b中包含8个第一芯片110和1个第二芯片120。实际操作中，不以此为限。36.结合图3及图5所示，每一对位封装区域b中的第二芯片120的排列位置相同。本实施例中，各第二芯片120均为所在对位封装区域b中左上角第一颗芯片(即位于所在对位封装区域b的第一行第一列)，实际操作中，第二芯片120在每一对位封装区域b中的排列位置亦可有其他选择，请参考图6，其为本发明的一对位封装区域b的另一实施例的示意图，如图6所示，第二芯片120位于所在对位封装区域b的第一行第二列。进一步的，各对位封装区域b中的第二芯片120的排列位置亦可不同，例如一个对位封装区域b中的第二芯片120位于所在对位封装区域b中的第一行第一列，另一个对位封装区域b中的第二芯片120位于所在对位封装区域b中的第一行第二列等，不以此为限。37.本实施例中，如图5所示，第一标记111为十字标记，第二标记121为方块标记。实际操作中，不以此为限。第一标记111可为十字标记、十字箭头标记、方块标记的其中之一；第二标记121为十字标记、十字箭头标记、方块标记的其中另一。如图6所示的实施例中，第二标记121为十字箭头标记。进一步的，第二标记121亦可有其他选择，便于曝光设备的抓取即可。38.本实施例中，所述第二芯片120为虚拟芯片(dummy die)，例如废芯片或空白芯片。此时，第二芯片120可不做其他特殊用处，仅用于第一次对位(即粗对位)。进一步的，本实施例中，第二芯片120的尺寸可小于第一芯片110的尺寸，实际操作中，不以此为限。如图3所示，于各对位封装区域b中，所述第二芯片120与各第一芯片110的排列步进尺寸(stepping size)相同。39.本发明的半导体封装的对位方法中，在承载基板100上的特定识别位置，贴装带有特殊标记的虚拟芯片(dummy die)，虚拟芯片(dummy die)的贴装位置与实际芯片(real die，即第一芯片110)的步进尺寸一致，从而无需重新设计位置。又由于仅在用于粗对位的对位封装区域中制作特殊标记，且特殊标记仅设置于虚拟芯片上，不会影响实际芯片(real die)整体良率。40.此外，本发明还提出一种半导体封装结构，如图3所示，半导体封装结构200包含承载基板100，承载基板100具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片110，各第一芯片110上具有第一标记111，所述多个第一封装区域中包含第一数量个对位封装区域b，每一对位封装区域b贴装有多个所述第一芯片110以及至少一第二芯片120，所述第二芯片120上具有第二标记121，所述第一标记111与所述第二标记121不同，其中，各对位封装区域b内的各第二芯片120上的所述第二标记121用于进行第一次对位，以确认所述承载基板100上所述若干第一芯片110的整体布局；各第一封装区域b中的各第一芯片110上的所述第一标记111用于进行第二次对位，以确认每一第一封装区域的位置。41.如图3所示，所述承载基板100具有相对的第一侧和第二侧，所述第一数量个对位封装区域b分别邻近所述第一侧及所述第二侧，其中第一数量介于3至10之间。于另一实施例中，各对位封装区域b亦可邻近相邻的第一侧及第二侧分布。42.一般的，每一对位封装区域包含至少2*2个芯片，本实施例中，每一对位封装区域b包含3*3个芯片，具体来说，每一对位封装区域b中包含8个第一芯片110和1个第二芯片120。实际操作中，不以此为限。且每一对位封装区域b中的所述第二芯片120的排列位置可相同或不同。43.如图5所示，本实施例中，第一标记111为十字标记，第二标记121为方块标记。实际操作中，所述第二标记121还可为十字箭头标记等，便于曝光设备的抓取即可。44.如图5所示，本实施例中，所述第二芯片120为虚拟芯片(dummy die)，例如废芯片或空白芯片。此时，第二芯片120可不做其他特殊用处，仅用于第一次对位(即粗对位)。进一步的，本实施例中，第二芯片120的尺寸可小于第一芯片110的尺寸，实际操作中，不以此为限。如图3所示，于各对位封装区域b中，所述第二芯片120与各第一芯片110的排列步进尺寸(stepping size)相同。45.本发明的半导体封装的对位方法及半导体封装结构，于承载基板上的特定位置贴装具有特殊标记的第二芯片，所述特殊标记不同于实际芯片上的一般标记，如此，可有效解决扇入型(fan-in)封装及扇出型(fan-out)封装产品在曝光过程中出现整行整列偏移的问题，提升了对位精度。进一步的，仅在承载基板上的特定位置贴装具有特殊标记的第二芯片，不会影响实际芯片(real die)的整体良率，且避免了在第一层曝光中手动干预操作，从而方法简单且操作性强，可以有效应用到生产作业中。46.本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。此外，上面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。必需指出的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。









图片声明：本站部分配图来自人工智能系统AI生成,觅知网授权图片,PxHere摄影无版权图库。本站只作为美观性配图使用,无任何非法侵犯第三方意图,一切解释权归图片著作权方,本站不承担任何责任。如有恶意碰瓷者,必当奉陪到底严惩不贷!




内容声明：本文中引用的各种信息及资料（包括但不限于文字、数据、图表及超链接等）均来源于该信息及资料的相关主体（包括但不限于公司、媒体、协会等机构）的官方网站或公开发表的信息。部分内容参考包括:(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供参考使用,不准确地方联系删除处理！本站为非盈利性质站点,发布内容不收取任何费用也不接任何广告!




免责声明：我们致力于保护作者版权，注重分享，被刊用文章因无法核实真实出处，未能及时与作者取得联系，或有版权异议的，请联系管理员，我们会立即处理，本文部分文字与图片资源来自于网络，部分文章是来自自研大数据AI进行生成,内容摘自(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供学习参考,不准确地方联系删除处理!的,若有来源标注错误或侵犯了您的合法权益，请立即通知我们，情况属实，我们会第一时间予以删除，并同时向您表示歉意,谢谢!