半导体结构及其形成方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。背景技术：2.随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。3.然而，随着元件的尺寸要求越来越小，所形成的与半导体器件连接的导电结构的尺寸越来越小，导致现有的半导体结构的可靠性较差，并且，现有制造工艺的工艺窗口小。技术实现要素：4.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的可靠性，同时使制造工艺的工艺窗口增大。5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、以及位于基底上相互分立的若干鳍部；位于衬底上的隔离层，所述隔离层还位于相邻鳍部之间，所述隔离层表面低于所述鳍部顶面；位于所述隔离层表面和鳍部暴露的表面上的第一介质层；位于所述第一介质层内相互分立的若干栅电极，所述栅电极表面低于所述低于介质层表面，所述栅电极还位于所述隔离层上，所述栅电极横跨所述鳍部表面，相邻栅电极之间的鳍部内具有源漏掺杂区；至少位于栅电极顶面的覆盖结构，所述覆盖结构包括主体层、以及位于主体层侧壁面的第一侧墙；位于所述第一介质层内的第一导电结构，所述第一导电结构顶面高于所述栅电极顶面且位于相邻的覆盖结构之间，所述第一导电结构顶面低于或齐平于第一侧墙顶面，所述第一导电结构与所述源漏掺杂区表面接触；位于所述第一介质层和覆盖结构上的第二介质层；位于所述第二介质层内的第二侧墙，所述第二侧墙还位于第一侧墙顶面；位于第一介质层和第二介质层内的第二导电结构，所述第二导电结构与栅电极顶面接触，所述第二导电结构位于相邻的第一侧墙之间、相邻的第二侧墙之间，并且，所述第二导电结构贯穿所述覆盖结构。6.可选的，所述栅电极的侧壁面具有栅侧墙，至少部分第一侧墙位于所述栅侧墙顶面。7.可选的，所述覆盖结构的侧壁相对于栅电极的侧壁凸出。8.可选的，所述第二侧墙的侧壁相对所述覆盖结构的侧壁凸出，所述第二侧墙还位于第一导电结构部分顶面。9.可选的，所述覆盖结构还包括：位于主体层和栅电极顶面之间的保护层，所述保护层连接主体层两侧侧壁上的第一侧墙，所述第二导电结构贯穿所述保护层。10.可选的，还包括：位于第二介质层内的第三导电结构，所述第三导电结构位于相邻的第二侧墙之间，所述第三导电结构与第一导电结构顶面接触。11.可选的，所述第一介质层的材料包括sio2、sin、sioch、al2o3中的一种或多种的组合；所述第二介质层的材料包括sio2、sin、sioch、al2o3中的一种或多种的组合。12.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一介质层；在所述第一介质层内形成相互分立的若干栅电极、以及至少位于栅电极顶面的覆盖结构，所述覆盖结构包括主体层、以及位于主体层侧壁面的第一侧墙；在所述第一介质层和覆盖结构上形成第二介质层；在所述第一介质层和第二介质层内形成第一导电开口，所述第一导电开口暴露出相邻栅电极之间的衬底表面、以及覆盖结构的侧壁面；在所述第一导电开口内形成第一导电结构，所述第一导电结构上具有第二侧墙开口，其中，所述第一导电结构与相邻栅电极之间的衬底接触，所述第一导电结构位于相邻的覆盖结构之间，所述第一导电结构顶面低于或齐平于第一侧墙顶面，所述第二侧墙开口的底部暴露出第一侧墙的至少部分顶面和第一导电结构顶面；在第二侧墙开口内的侧壁面形成第二侧墙。13.可选的，形成所述第一导电结构和第二侧墙开口的方法包括：在所述第一导电开口内形成初始第一导电结构；刻蚀初始第一导电结构，直至初始第一导电结构顶面低于或齐平于第一侧墙顶面，形成所述第一导电结构、以及位于第一导电结构上的初始第二侧墙开口，所述初始第二侧墙开口暴露出第一导电结构顶面；对初始第二侧墙开口内的侧壁进行刻蚀，以暴露出第一侧墙顶面，形成所述第二侧墙开口。14.可选的，对初始第二侧墙开口内的侧壁进行刻蚀的工艺包括干法刻蚀工艺。15.可选的，形成第二侧墙的方法包括：在第二介质层表面和第二侧墙开口内壁面形成第二侧墙膜；在第二侧墙膜表面形成第三介质层，所述第三介质层表面高于第二侧墙膜表面；平坦化第三介质层和第二侧墙膜，直至暴露出第二介质层表面。16.可选的，形成第二侧墙的方法包括：在第二介质层表面和第二侧墙开口内壁面形成第二侧墙膜；采用各向异性的刻蚀工艺刻蚀第二侧墙膜，直至暴露出第二介质层和第一导电结构表面。17.可选的，所述覆盖结构的侧壁相对于栅电极的侧壁凸出。18.可选的，形成若干栅电极和覆盖结构的方法包括：在所述第一介质层内形成相互分立的若干初始栅电极；刻蚀所述初始栅电极，在所述第一介质层内形成栅电极和第一侧墙开口，所述第一侧墙开口的底部暴露出栅电极顶面，所述第一侧墙开口的宽度大于栅电极的宽度；在所述第一侧墙开口内形成所述覆盖结构。19.可选的，所述覆盖结构还包括：位于主体层和栅电极顶面之间的保护层，所述保护层连接主体层两侧侧壁上的第一侧墙。20.可选的，在所述第一侧墙开口内形成所述覆盖结构的方法包括：在第一介质层和第一侧墙开口内壁面形成第一侧墙膜；在所述第一侧墙膜表面形成主体材料层，所述主体材料层表面高于第一侧墙膜表面；平坦化所述主体材料层和第一侧墙膜，直至暴露出所述第一介质层表面。21.可选的，在所述第一侧墙开口内形成所述覆盖结构的方法包括：在第一介质层表面和第一侧墙开口内壁面形成第一侧墙膜；采用各向异性的刻蚀工艺刻蚀第一侧墙膜，直至去除栅电极顶面和第一介质层顶面的第一侧墙膜，在第一侧墙开口内的侧壁面形成第一侧墙；在形成第一侧墙后，在所述第一侧墙开口内形成主体层。22.可选的，在形成第一侧墙和第二侧墙之后，还包括：在第一介质层和第二介质层之内，形成与栅电极顶面接触的第二导电结构，所述第二导电结构位于相邻的第一侧墙之间、相邻的第二侧墙之间，并且，所述第二导电结构贯穿所述覆盖结构。23.可选的，形成第二导电结构的方法包括：在第一介质层和第二介质层之内形成第二导电开口，所述第二导电开口贯穿所述覆盖结构，并且，所述第二导电开口暴露出栅电极顶面、以及所述栅电极两侧的第一侧墙和第二侧墙的侧壁面；在所述第二导电开口内形成所述第二导电结构。24.可选的，在形成第一侧墙和第二侧墙之后，还包括：在第二介质层内形成第三导电结构，所述第三导电结构位于相邻的第二侧墙之间，所述第三导电结构与第一导电结构顶面接触。25.可选的，形成第三导电结构的方法包括：在第二介质层内形成第三导电开口，所述第三导电开口暴露出第一导电结构顶面、以及所述第一导电结构两侧的第二侧墙的侧壁面；在所述第三导电开口内形成所述第三导电结构。26.与现有技术相比，本发明实施例的技术方案具有以下有益效果：27.本发明的技术方案提供的半导体结构的形成方法中，由于至少在栅电极顶面形成了所述覆盖结构，并且，在所述第二侧墙开口内的侧壁面，形成了所述第二侧墙，因此，后续形成与栅电极顶面接触的导电结构的过程中、以及形成与第一导电结构顶面接触的导电结构的过程中，均能够通过所述第一侧墙和第二侧墙实现刻蚀工艺的自对准，从而，提高了半导体结构的可靠性、降低了制造工艺的套刻精度要求、增大了制造工艺的工艺窗口。附图说明28.图1至图3是一种半导体结构的形成方法各步骤的结构示意图；29.图4至图22是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；30.图23是本发明另一实施例中半导体结构的形成方法中的结构示意图。具体实施方式31.如背景技术所述，现有的半导体结构的可靠性较差，并且，现有制造工艺的工艺窗口小。现结合附图对制造工艺复杂的原因进行说明。32.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。33.图1至图3是一种半导体结构的形成方法各步骤的结构示意图。34.请参考图1，提供衬底100。35.请继续参考图1，在所述衬底100上形成第一介质层110、位于第一介质层110内的若干栅极结构120、以及位于栅极结构顶面的覆盖结构130。36.请继续参考图1，在所述第一介质层110和覆盖结构130上形成初始第二介质层(未图示)；在第一介质层110和初始第二介质层内形成第一导电开口(未图示)，所述第一导电开口位于相邻的栅极结构之间；在所述第一导电开口内形成第一导电结构140，所述第一导电结构140顶面齐平于第一介质层110表面，所述第一导电结构140位于相邻的栅极结构120之间；在第一导电结构140上的第一导电开口内填充介电材料，在第一介质层110、覆盖结构130、第一导电结构140表面形成第二介质层150。37.请参考图2，在第二介质层150表面形成第二导电掩膜材料层(未图示)；在所述第二导电掩膜材料层表面形成光刻层(未图示)，所述光刻层暴露出栅极结构120上的部分第二导电掩膜材料层；以所述光刻层为掩膜，刻蚀第二导电掩膜材料层，直至暴露出栅极结构120上的部分第二介质层150表面，形成第二导电开口掩膜层160；在形成第二导电开口掩膜层160后，去除所述光刻层。38.请继续参考图2，以所述第二导电开口掩膜层160为掩膜，刻蚀第二介质层150和覆盖结构130，直至暴露出栅极结构120顶面，形成第二导电开口151；在形成第二导电开口151后去除第二导电开口掩膜层160。39.请参考图3，在所述第二导电开口151内形成第二导电结构170，所述第二导电结构170于栅极结构120顶面接触。40.然而，在上述方法中，为了准确定位第二导电结构170的位置，使第二导电结构170与栅极结构120之间能够电互连，因此，对于所述光刻层与栅极结构120的图形间、第二导电开口掩膜层160与栅极结构120的图形间的套刻精度要求高，导致形成所述光刻层和第二导电开口掩膜层160的过程中，制造工艺的工艺窗口小、工艺难度大。41.不仅如此，上述方法中，为了暴露出栅极结构120顶面，需要刻蚀第二介质层150和覆盖结构130形成第二导电开口151，即，第二导电开口151深度较深，因此，形成第二导电开口151的刻蚀过程中，容易对第一导电结构上的第二介质层150过刻蚀，导致第二导电开口151还暴露出第一导电结构140的部分顶面，造成第二导电结构170与第一导电结构150之间接触，栅极结构120与第一导电结构150短接，从而，半导体结构的可靠性较差。42.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，通过所述第一侧墙和第二侧墙，能够在形成与栅电极顶面接触的导电结构的过程中、以及在形成与第一导电结构顶面接触的导电结构的过程中，实现刻蚀工艺的自对准，从而，提高了半导体结构的可靠性、降低了制造工艺的套刻精度要求、增大了制造工艺的工艺窗口。43.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。44.图4至图22是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。45.请参考图4和图5，图4是图5的立体结构示意图，图5是图4中沿x1-x2方向的剖面结构示意图，提供衬底200。46.在本实施例中，衬底200包括：基底201、以及位于基底上相互分立的若干鳍部202。47.在其他实施例中，衬底为平面衬底。48.在本实施例中，衬底200的材料包括硅。49.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、ⅲ‑ⅴ族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，ⅲ‑ⅴ族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。50.请继续参考图4和图5，在衬底200上形成隔离层203。51.所述隔离层203位于基底201表面，所述隔离层203还位于相邻鳍部202之间，并且，所述隔离层203表面低于所述鳍部202顶面。52.所述隔离层203的作用在于：使相邻的鳍部202之间、以及半导体器件与基底之间电绝缘。53.在本实施例中，所述隔离层203的材料包括氧化硅。54.请参考图6，图6与图5的视图方向一致，在形成隔离层203后，在衬底200上形成若干相互分立的伪栅216，所述伪栅216的侧壁面具有栅侧墙215，所述伪栅216横跨鳍部202，并且，所述伪栅216位于隔离层203上。55.所述伪栅216用于定位后续形成的栅极结构。56.请继续参考图6，在形成若干伪栅216后，在伪栅216两侧的衬底200内形成源漏掺杂区204。57.在本实施例中，所述源漏掺杂区204位于伪栅216两侧的鳍部202内。58.请参考图7，图7与图6的视图方向一致，在形成所述源漏掺杂区204后，在所述衬底200上形成第一介质层220。59.所述第一介质层220为后续形成栅极结构提供支撑。60.在本实施例中，形成第一介质层220的方法包括：在形成所述源漏掺杂区204后，在伪栅216表面、栅侧墙215表面、源漏掺杂区204表面、暴露的鳍部202表面和隔离层203表面形成初始第一介质层(未图示)，所述初始第一介质层表面高于所述伪栅215顶面；平坦化所述初始第一介质层，直至暴露出所述伪栅215顶面，形成所述第一介质层220。61.所述第一介质层220的材料为介质材料，所述介质材料包括sio2、sin、sioch、al2o3中的一种或多种的组合。62.在本实施例中，所述第一介质层220的材料包括氧化硅。63.接着，在所述第一介质层220内形成相互分立的若干栅电极、以及位于栅电极顶面的覆盖结构，所述覆盖结构包括主体层、以及位于主体层侧壁面的第一侧墙，形成所述栅电极和覆盖结构的具体步骤请参考图8至图11。64.请参考图8，图8与图7的视图方向一致，在所述第一介质层220内形成相互分立的若干初始栅极结构210。65.在本实施例中，形成初始栅极结构210的方法包括：去除伪栅216，在所述第一介质层220内形成若干栅开口(未图示)；在所述栅开口内形成所述初始栅极结构210。66.在本实施例中，所述初始栅极结构210包括：初始栅介质层211、位于初始栅介质层211表面的初始功函数层212、以及位于所述初始功函数层212表面的初始栅电极213。67.具体的，所述初始栅介质层211位于所述栅开口的内壁表面。68.所述初始栅介质层211为后续形成栅介质层提供材料。69.所述初始功函数层212为后续形成功函数层提供材料。70.所述初始栅电极213为后续形成栅电极提供材料。71.请参考图9，图9与图8的视图方向一致，刻蚀所述初始栅极结构210和栅侧墙215，在所述第一介质层220内形成栅极结构230、栅侧墙234和第一侧墙开口235。72.在本实施例中，刻蚀所述初始栅极结构210和栅侧墙215的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。73.在本实施例中，所述栅极结构230包括：栅介质层231、位于栅介质层231表面的功函数层232、以及位于所述功函数层232表面的栅电极233。74.所述栅介质层231的材料包括：氧化硅或者高k介质材料，所述高k介质材料指的介电常数大于3.9的材料。75.所述功函数层232的材料包括：tin、tan、tial、tialc、taaln、tialn、tacn和aln中的一种或多种组合。76.所述栅电极233的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。77.所述第一侧墙开口235为后续形成覆盖结构提供空间。78.在本实施例中，所述第一侧墙开口235至少暴露出栅电极233顶面和功函数层232顶面。79.在其他实施例中，栅极结构包括栅介质层和栅电极，不包括功函数层，第一侧墙开口至少暴露出栅电极顶面。80.优选的，第一侧墙开口235的底部还暴露出栅介质层231顶面，以进一步增加后续形成的覆盖结构的宽度。81.优选的，第一侧墙开口235的底部还暴露出栅侧墙234顶面。由此，第一侧墙开口235的宽度w1大于栅极结构230的宽度w2，第一侧墙开口235的宽度w1大于栅电极233的宽度w3。82.接着，在所述第一侧墙开口235内形成覆盖结构，具体在第一侧墙开口235内形成覆盖结构的步骤请参考图10至图11。83.请参考图10，图10与图9的视图方向一致，在第一介质层220表面和第一侧墙开口235内壁面形成第一侧墙膜241；在所述第一侧墙膜241表面形成主体材料层242，所述主体材料层242表面高于第一侧墙膜241表面。84.在本实施例中，所述第一侧墙膜241为后续形成第一侧墙和保护层提供材料，所述主体材料层242为后续形成主体层提供材料。85.在本实施例中，形成所述第一侧墙膜241的工艺包括原子层沉积工艺(ald)。86.原子层沉积工艺形成的材料致密性好，因此，第一侧墙膜241的材料致密性好。相应的，后续形成的第一侧墙的致密性好，从而，在后续形成第一导电开口、第二侧墙开口、第二导电开口、第三导电开口等刻蚀过程中，更好的减少了刻蚀工艺对第一侧墙的损耗，进一步确保了所述刻蚀过程中，自对准的对准精度。87.在其他实施例中，形成所述第一侧墙膜241的工艺包括化学气相沉积工艺(cvd)或物理气相沉积工艺(pvd)等。88.在本实施例中，形成所述主体材料层242的工艺包括化学气相沉积工艺或物理气相沉积工艺等。89.请参考图11，图11与图10的视图方向一致，平坦化所述主体材料层242和第一侧墙膜241，直至暴露出所述第一介质层220表面形成覆盖结构240。90.所述覆盖结构240包括：主体层244、以及位于主体层244侧壁面的第一侧墙243。91.所述覆盖结构240至少位于栅电极233和功函数层232顶面。从而，通过所述第一侧墙243以及后续形成的第二侧墙，能够在后续形成第二导电开口的刻蚀过程中，定位第二导电开口的位置，实现刻蚀的自对准。92.在其他实施例中，栅极结构包括栅介质层和栅电极，同时，栅极结构不包括功函数层，所述覆盖结构至少位于栅电极顶面。93.优选的，覆盖结构240中的第一侧墙243位于栅介质层231顶面。从而，在后续形成第二导电开口的刻蚀过程中，不仅能够定位第二导电开口的位置，并且，能够进一步扩大第二导电开口的大小，以增大形成第二导电开口的刻蚀工艺、以及填充第二导电结构材料的工艺的工艺窗口大小。94.与此同时，所述第一侧墙243位于栅介质层231顶面，则所述覆盖结构240的侧壁相对于栅电极233和功函数层232的侧壁凸出，即，第一侧墙243不与主体层244接触的一侧的侧壁面，相对于栅电极233和功函数层232的侧壁凸出。由此，通过第一侧墙243还能够在后续形成第一导电开口的刻蚀过程中，实现刻蚀工艺的自对准，以准确定义第一导电结构的位置，从而，进一步降低了制造工艺的套刻精度要求，增大了制造工艺的工艺窗口，并提高了半导体结构的可靠性。95.在其他实施例中，栅极结构包括栅介质层和栅电极，且栅极结构不包括功函数层，覆盖结构的侧壁相对于栅电极的侧壁凸出。因此，后续在形成第一导电结构的过程中，所述覆盖结构同样能够在后续形成第一导电开口的刻蚀过程中，实现刻蚀工艺的自对准，以准确定义第一导电结构的位置，从而，进一步降低了制造工艺的套刻精度要求，增大了制造工艺的工艺窗口，并提高了半导体结构的可靠性。96.优选的，第一侧墙243还位于栅侧墙234顶面，以增加第一侧墙243的厚度。从而，更好的避免了第一侧墙243被损耗，进一步降低了后续形成的第一导电结构与栅极结构230之间短接的风险、以及后续形成的第二导电结构与第一导电结构之间短接的风险等，从而，进一步提高了半导体结构的可靠性。97.在本实施例中，所述第一侧墙243的材料与第一介质层220的材料不同，并且，所述第一侧墙243的材料与后续形成的第二介质层的材料不同。因此，在后续形成第二导电开口的刻蚀过程中，使所述刻蚀工艺对第一侧墙243具有较小的刻蚀速率，同时，对第一介质层220和第二介质层具有较大的刻蚀速率，以实现形成第二导电开口的刻蚀自对准。98.同样的，当覆盖结构240的侧壁相对于栅电极233和功函数层232的侧壁凸出，即，通过第一侧墙243实现形成第一导电开口的刻蚀自对准时，所述第一侧墙243的材料与第一介质层220的材料不同，并且，所述第一侧墙243的材料与后续形成的第二介质层的材料不同，能够使形成第一导电开口的刻蚀工艺对第一侧墙243具有较小的刻蚀速率，同时，对第一介质层220和第二介质层具有较大的刻蚀速率，以实现形成第一导电开口的刻蚀自对准。99.在本实施例中，所述第一侧墙243的材料包括氮化硅。100.在本实施例中，所述主体层244的材料包括氧化硅。101.在本实施例中，所述覆盖结构240还包括：位于主体层244和栅电极233顶面之间的保护层245，所述保护层245连接主体层244两侧侧壁上的第一侧墙243。102.所述保护层245的作用在于，在后续形成第一导电开口的过程中，进一步增强对于栅电极233的保护，以更好的减少第一导电结构与栅极结构230之间短接的风险，提高半导体结构的可靠性。103.所述保护层245的材料与第一侧墙243的材料相同。104.在另一实施例中，请在图9的基础上参考图23，覆盖结构340包括主体层341和位于主体层341侧壁面的第一侧墙342，所述覆盖结构340不包括保护层。105.由于所述覆盖结构340不包括保护层，因此，进一步减少了后续形成第二导电开口的刻蚀过程中，为了去除保护层，对于第一侧墙342造成的损耗等影响，更好的提高了形成第二导电开口时，刻蚀自对准的精度，以更准确的定义第二导电结构的位置。106.具体而言，在另一实施例中，在所述第一侧墙开口235内形成所述覆盖结构340的方法包括：在第一介质层220和第一侧墙开口235内壁面形成第一侧墙膜(未图示)；采用各向异性的刻蚀工艺刻蚀所述第一侧墙膜，直至去除栅电极233顶面和第一介质层220顶面的第一侧墙膜，在第一侧墙开口235内的侧壁面形成第一侧墙341；在形成第一侧墙341后，在所述第一侧墙开口235内形成主体层342。具体的，所述各向异性的刻蚀工艺包括等离子体刻蚀工艺。107.在本实施例中，平坦化所述主体材料层242和第一侧墙膜241的工艺包括化学机械研磨工艺。108.请参考图12，图12与图11的视图方向一致，在所述第一介质层220和覆盖结构240上形成第二介质层250。109.所述第二介质层250的材料为介质材料，所述介质材料包括sio2、sin、sioch、al2o3中的一种或多种的组合。110.在本实施例中，所述第二介质层250的材料与第一介质层220的材料相同。具体的，所述第二介质层250的材料包括氧化硅。111.在其他实施例中，第一介质层和第二介质层的材料不同。112.在本实施例中，形成第二介质层250的工艺包括化学气相沉积工艺和物理气相沉积工艺中的至少一种。113.请继续参考图12，在所述第一介质层220和第二介质层250内形成第一导电开口251，所述第一导电开口251暴露出相邻栅电极233之间的衬底200表面、以及覆盖结构240的侧壁面。114.具体的，所述第一导电开口251为后续形成第一导电结构提供空间，所述第一导电开口251暴露出源漏掺杂区204表面、以及覆盖结构240中的第一侧墙243的侧壁面。115.具体的，形成第一导电开口251的方法包括：在第二介质层250表面形成第一导电开口掩膜层(未图示)，所述第一导电开口掩膜层暴露出部分第二介质层250表面；以所述第一导电开口掩膜层为掩膜，刻蚀所述第一介质层220和第二介质层250，直至暴露出源漏掺杂区204表面。116.在本实施例中，以所述第一导电开口掩膜层为掩膜，刻蚀所述第一介质层220和第二介质层250的过程中，通过第一侧墙243能够在形成第一导电开口251的刻蚀过程中实现刻蚀自对准，因此，降低了对于第一导电开口掩膜层的图形精度要求、以及刻蚀一介质层220和第二介质层250的工艺要求，从而，增大了工艺窗口，降低了工艺难度，并提高了半导体结构的可靠性。117.在本实施例中，刻蚀第一介质层220和第二介质层250的工艺包括干法刻蚀工艺。118.在其他实施例中，刻蚀第一介质层和第二介质层的工艺包括湿法刻蚀工艺。119.接着，在所述第一导电开口251内形成第一导电结构，所述第一导电结构上具有第二侧墙开口，其中，所述第一导电结构与相邻栅电极233之间的衬底200接触，所述第一导电结构位于相邻的覆盖结构240之间，所述第一导电结构顶面低于或齐平于第一侧墙243顶面，所述第二侧墙开口的底部暴露出第一侧墙243的至少部分顶面和第一导电结构顶面。形成第一导电结构和第二侧墙开口的具体步骤请参考图13至图15。120.请参考图13，图13与图12的视图方向一致，在所述第一导电开口251内形成初始第一导电结构260。121.在本实施例中，所述初始第一导电结构260包括：初始第一缓冲层(未图示)、以及位于初始第一缓冲层表面的初始第一导电层(未图示)。其中，所述初始第一缓冲层为后续形成第一缓冲层提供材料，所述初始第一导电层为后续形成第一导电层提供材料。122.在本实施例中，所述初始第一导电结构260的形成方法包括：在第一导电开口251内、第二介质层250表面沉积第一导电结构材料层(未图示)，所述第一导电结构材料层表面高于第二介质层250表面；平坦化所述第一导电结构材料层，直至暴露出第二介质层250表面。123.在本实施例中，形成所述第一导电结构材料层的工艺包括：物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。优选的，采用化学气相沉积工艺形成第一导电结构材料层。124.在本实施例中，平坦化所述第一导电结构材料层的工艺包括化学机械研磨工艺。125.请参考图14，图14与图13的视图方向一致，刻蚀初始第一导电结构260，直至初始第一导电结构260顶面低于或齐平于第一侧墙243顶面，形成第一导电结构261、以及位于第一导电结构261上的初始第二侧墙开口262，所述初始第二侧墙开口262暴露出第一导电结构261顶面。126.所述第一导电结构261与相邻栅电极233之间的衬底200接触，所述第一导电结构261位于相邻的覆盖结构240之间，所述第一导电结构261顶面低于或齐平于第一侧墙243顶面。127.在本实施例中，第一导电结构261与相邻栅电极233之间的源漏掺杂区204接触。128.在本实施例中，第一导电结构261包括：第一缓冲层(未图示)、以及位于第一缓冲层表面的第一导电层(未图示)。129.所述第一缓冲层的作用在于，一方面，增加第一导电层的粘附性，从而提高所述第一导电结构261的性能，一方面，阻挡第一导电层中的原子或离子扩散进入第一介质层220内、第二介质层250内，避免产生漏电，从而提高所述半导体结构的性能。130.所述第一缓冲层的材料包括：硅化钛、硅化钽或者氮化钨。131.所述第一导电层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。132.请参考图15，图15与图14的视图方向一致，对初始第二侧墙开口262(如图14所示)内的侧壁进行刻蚀，以暴露出第一侧墙243顶面，形成第二侧墙开口263，所述第二侧墙开口263的底部暴露出第一侧墙243的至少部分顶面和第一导电结构261顶面。133.通过对初始第二侧墙开口262(如图14所示)内的侧壁进行刻蚀，扩大了初始第二侧墙开口262的宽度，实现了第二侧墙开口263的形成。134.在本实施例中，第二侧墙开口263暴露出第一侧墙243部分顶面。因此，后续不易形成位于栅电极233顶面的第二侧墙，使后续形成的第二导电开口不会被第二侧墙占用空间。从而，在定位准确的基础上，第二导电开口的宽度较大，一方面，能够更易于在第二导电开口内填充第二导电结构的材料，另一方面，确保第二导电结构的尺寸满足设计要求，减少第二导电开口被第二侧墙占用空间所产生的对于第二导电结构性能的影响。135.在其他实施例中，第二侧墙开口暴露出第一侧墙243全部顶面，有助于进一步确保后续在第一侧墙243上形成第二侧墙，使第二侧墙与第一侧墙243相连。136.在本实施例中，对初始第二侧墙开口262内的侧壁进行刻蚀的工艺包括干法刻蚀工艺。137.具体的，所述干法刻蚀工艺的参数包括：采用的气体包括nf3和nh3，其中，nf3的流量范围是5标准毫升/分钟～15标准毫升/分钟，nh3的流量范围是15标准毫升/分钟～45标准毫升/分钟；压力范围是5托～10托；功率范围是70瓦～90瓦。优选的，功率为80瓦。通过采用所述范围的工艺参数，能够使所述干法刻蚀工艺对于初始第二侧墙开口262内的侧壁的刻蚀速率较慢，因此，所述干法刻蚀工艺的刻蚀精度得以提高，使得所述刻蚀过程的停止位置准确度高，从而，能够形成形貌更好、侧壁面位置更准确的第二侧墙开口263。138.接着，在第二侧墙开口263内的侧壁面形成第二侧墙，形成所述第二侧墙的具体步骤请参考图16至图17。139.请参考图16，图16与图15的视图方向一致，在第二介质层250表面和第二侧墙开口263内壁面形成第二侧墙膜264；在第二侧墙膜264表面形成第三介质层265，所述第三介质层265表面高于第二侧墙膜264表面。140.在本实施例中，所述第二侧墙膜265为后续形成第二侧墙提供材料。141.在本实施例中，形成所述第二侧墙膜265的工艺包括原子层沉积工艺。142.原子层沉积工艺形成的材料致密性好，因此，第二侧墙膜265的材料致密性好。相应的，后续形成的第二侧墙的致密性好，从而，在后续形成第二导电开口、第三导电开口等刻蚀过程中，更好的减少了刻蚀工艺对第二侧墙的损耗，进一步确保了所述刻蚀过程中，自对准的对准精度。143.在其他实施例中，形成所述第二侧墙膜265的工艺包括化学气相沉积工艺或物理气相沉积工艺等。144.所述第三介质层265的材料为介质材料，所述介质材料包括sio2、sin、sioch、al2o3中的一种或多种的组合。145.在本实施例中，所述第三介质层265的材料与第二介质层250的材料相同。具体的，所述第三介质层265的材料包括氧化硅。146.在其他实施例中，第三介质层与第二介质层的材料不同。147.在其他实施例中，第三介质层与第一介质层的材料不同。148.在本实施例中，形成第三介质层265的工艺包括化学气相沉积工艺和物理气相沉积工艺中的至少一种。149.请参考图17，图17与图16的视图方向一致，平坦化第三介质层265和第二侧墙膜264，直至暴露出第二介质层250表面，在第二侧墙开口263(如图15所示)内的侧壁面形成第二侧墙266。150.由于在栅电极233顶面形成了所述覆盖结构240，并且，在所述第二侧墙开口263内的侧壁面，形成了所述第二侧墙266，因此，后续形成第二导电结构的过程中、以及形成第三导电结构的过程中，均能够通过所述第一侧墙和第二侧墙实现刻蚀工艺的自对准，从而，提高了半导体结构的可靠性、降低了制造工艺的套刻精度要求、增大了制造工艺的工艺窗口。151.具体而言，一方面，由于覆盖结构240包括主体层244、以及位于主体层244侧壁面的第一侧墙243，另一方面，由于第二侧墙266位于第一侧墙243上，因此，通过第一侧墙243和第二侧墙266，间隔开了栅电极233和功函数层232上方的区域，并且，间隔开了第一导电结构261上方的区域，从而，后续形成第二导电结构的过程中、形成第三导电结构的过程中，能够通过自对准的刻蚀工艺，准确的定义第二导电开口、第三导电开口的位置，并且，减少了第二导电开口和第三导电开口连通的风险。由此，对于制造工艺的套刻精度要求低、制造工艺的工艺窗口大，同时，第二导电结构和第三导电结构的位置准确，发生第二导电结构与栅电极233未接触、或第三导电结构与第一导电结构261未接触的风险小，发生第二导电结构和第三导电结构短接的风险小，使得半导体结构的可靠性好。152.在其他实施例中，栅极结构包括栅介质层和栅电极，且不包括功函数层。因此，通过第一侧墙和第二侧墙，间隔开了栅电极上方的区域，并且，间隔开了第一导电结构上方的区域。从而，提高了半导体结构的可靠性、降低了制造工艺的套刻精度要求、增大了制造工艺的工艺窗口。153.在本实施例中，平坦化第三介质层265和第二侧墙膜264的工艺包括化学机械研磨工艺。154.在本实施例中，所述第二侧墙266的材料与第一侧墙243的材料相同。具体的，第二侧墙266的材料包括氮化硅。155.优选的，所述第二侧墙266的侧壁相对覆盖结构240的侧壁凸出，所述第二侧墙266还位于第一导电结构261部分顶面。因此，一方面，形成厚度较大的第二侧墙266，从而，更好的避免了第二侧墙266被损耗，进一步降低了后续形成的第二导电结构与第三导电结构短接的风险。另一方面，进一步降低了第三导电结构与第一导电结构261未接触的风险。由此，半导体结构的可靠性得到进一步提升。156.在本实施例中，在形成第二侧墙266的同时，在第一导电结构261顶面形成第二保护层267，所述第二保护层267连接第一导电结构261两侧的侧墙266。所述第二保护层267的材料与第二侧墙266的材料相同。157.所述第二保护层267的作用在于，在后续形成第二导电开口的过程中，进一步提高对于第一导电结构261的保护能力，提高半导体结构的可靠性。158.在又一实施例中，形成第二侧墙的方法包括：在第二介质层表面和第二侧墙开口内壁面形成第二侧墙膜；采用各向异性的刻蚀工艺刻蚀第二侧墙膜，直至暴露出第二介质层和第一导电结构表面。所述各向异性的刻蚀工艺包括等离子体刻蚀工艺。由于在形成第三介质层之前，采用各向异性的刻蚀工艺刻蚀第二侧墙膜，暴露出第一导电结构表面，因此，进一步减少了后续形成第三导电开口的刻蚀过程中，为了去除第一导电结构表面的第二侧墙膜，对于第二侧墙造成的损耗等影响，更好的提高了形成第三导电开口时的刻蚀自对准的精度，以更准确的定义第三导电结构的位置。159.接着，在第一介质层220和第二介质层250之内，形成与栅电极233顶面接触的第二导电结构，所述第二导电结构位于相邻的第一侧墙243之间、相邻的第二侧墙266之间，并且，所述第二导电结构贯穿所述覆盖结构240。160.在本实施例中，在形成第二导电结构的同时，在第二介质层220内形成第三导电结构，所述第三导电结构位于相邻的第二侧墙266之间，所述第三导电结构与第一导电结构261顶面接触。161.在其他实施例中，分别形成第二导电结构和第三导电结构。162.在本实施例中，形成所述第二导电结构和第三导电结构的具体步骤请参考图18至图22。163.请参考图18至图20，图18是图19和图20的俯视图，图19是图18沿方向x1-x2的剖面结构示意图，图20是图18沿方向x3-x4的剖面结构示意图，在第一介质层220和第二介质层250之内分别形成第二导电开口271，所述第二导电开口271贯穿所述覆盖结构240，并且，所述第二导电开口271暴露出栅电极233顶面、以及所述栅电极233两侧的第一侧墙243和第二侧墙266的侧壁面；在第二介质层250内形成第三导电开口272，所述第三导电开口272暴露出第一导电结构261顶面、以及所述第一导电结构261两侧的第二侧墙266的侧壁面。164.具体的，第三导电开口272位于第二介质层260内的第三介质层265中。165.在本实施例中，形成第二导电开口271和第三导电开口272的方法包括：在所述第二介质层250表面、第二侧墙266顶面和第三介质层265表面形成第四介质层280；在第四介质层280表面形成导电开口掩膜层(未图示)，所述导电开口掩膜层内具有第二掩膜开口和第三掩膜开口，所述第二掩膜开口暴露出部分栅电极233上的第四介质层280表面，所述第三掩膜开口暴露出部分第一导电结构261上的第四介质层280表面；以所述导电开口掩膜层为掩膜，刻蚀第四介质层280、第三介质层265、第二介质层250、第一介质层220、覆盖结构240和第二保护层267(如图17所示)，直至形成暴露栅电极233顶面的第二导电开口271、以及暴露第一导电结构261顶面的第三导电开口272。166.对第四介质层280、第三介质层265、第二介质层250、第一介质层220、覆盖结构240和第二保护层267进行刻蚀的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。167.在其他实施例中，通过不同的掩膜层分别形成第二导电开口和第三导电开口。168.在本实施例中，在形成第二导电开口271和第三导电开口272后，去除所述导电开口掩膜层。169.请参考图21和图22，图21与图19的视图方向一致，图22与图20的视图方向一致，在所述第二导电开口271内形成第二导电结构281，并且，在所述第三导电开口272内形成第三导电结构282。170.所述第二导电结构281与栅电极233顶面接触，所述第二导电结构281还位于相邻的第一侧墙243之间、相邻的第二侧墙266之间，并且，所述第二导电结构281贯穿所述覆盖结构240。171.所述第二导电结构281的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。172.在本实施例中，第二导电结构281为导电插塞。173.所述第三导电结构282与第一导电结构261顶面接触，所述第三导电结构282位于相邻的第二侧墙266之间。174.所述第三导电结构282的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。175.在本实施例中，第三导电结构282为导电插塞。176.在本实施例中，形成第二导电结构281和第三导电结构282的方法包括：在第二导电开口271内、第三导电开口272内、以及第四介质层280表面形成导电结构材料层(未图示)，所述导电结构材料层表面高于第四介质层280表面；平台化所述导电结构材料层，直至暴露出第四介质层280表面。177.其中，形成导电结构材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。优选的，采用化学气相沉积工艺形成所述导电结构材料层。178.相应的，本发明一实施例还提供一种上述方法所形成的半导体结构，请继续参考图21和图22，包括：衬底200，衬底200包括基底201、以及位于基底201上相互分立的若干鳍部202；位于衬底200上的隔离层203，所述隔离层203还位于相邻鳍部202之间，所述隔离层203表面低于所述鳍部202顶面；位于所述隔离层203表面和鳍部202暴露的表面的第一介质层220；位于所述第一介质层220内相互分立的若干栅电极233，所述栅电极233表面低于所述低于第一介质层220表面，所述栅电极233还位于所述隔离层203上，所述栅电极233横跨所述鳍部202表面，相邻栅电极233之间的鳍部202内具有源漏掺杂区204；至少位于栅电极233顶面的覆盖结构240，所述覆盖结构240包括主体层244、以及位于主体层244侧壁面的第一侧墙243；所述第一导电结构261顶面高于所述栅电极233顶面且位于相邻的覆盖结构240之间，所述第一导电结构261顶面低于或齐平于第一侧墙243顶面，所述第一导电结构261与所述源漏掺杂区204表面接触；位于所述第一介质层220和覆盖结构240上的第二介质层250；位于所述第二介质层250内的第二侧墙第二侧墙266，所述第二侧墙266还位于第一侧墙243顶面；位于第一介质层220和第二介质层250内的第二导电结构281，所述第二导电结构281与栅电极233顶面接触，所述第二导电结构281位于相邻的第一侧墙243之间、相邻的第二侧墙266之间，并且，所述第二导电结构281贯穿所述覆盖结构240。179.在本实施例中，衬底200的材料包括硅。180.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、ⅲ‑ⅴ族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，ⅲ‑ⅴ族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。181.所述第一介质层220的材料为介质材料，所述介质材料包括：sio2、sin、sioch、al2o3中的一种或多种的组合。182.在本实施例中，所述第一介质层220的材料包括氧化硅。183.所述第二介质层250的材料为介质材料，所述介质材料包括：sio2、sin、sioch、al2o3中的一种或多种的组合。184.在本实施例中，所述第二介质层250的材料与第一介质层220的材料相同。具体的，所述第二介质层250的材料包括氧化硅。185.在其他实施例中，第一介质层和第二介质层的材料不同。186.在本实施例中，所述第一侧墙243的材料与第一介质层220以及第二介质层250的材料不同。187.具体的，所述第一侧墙243的材料包括氮化硅。188.在本实施例中，所述主体层244的材料包括氧化硅。189.在本实施例中，所述覆盖结构240还包括：位于主体层244和栅电极233顶面之间的保护层245，所述保护层245连接主体层244两侧侧壁上的第一侧墙243。所述保护层245的材料与第一侧墙243的材料相同，所述第二导电结构281贯穿所述保护层245。190.在另一实施例中，覆盖结构340(如图23所示)包括主体层341(如图23所示)和位于主体层341侧壁面的第一侧墙342(如图23所示)，所述覆盖结构340不包括保护层。191.在本实施例中，所述第二侧墙266的材料与第一侧墙243的材料相同。具体的，第二侧墙266的材料包括氮化硅。192.优选的，所述第二侧墙266的侧壁相对覆盖结构240的侧壁凸出，所述第二侧墙266还位于第一导电结构261部分顶面。193.在本实施例中，第一导电结构261包括：第一缓冲层(未图示)、以及位于第一缓冲层表面的第一导电层(未图示)。194.所述第一缓冲层的材料包括：硅化钛、硅化钽或者氮化钨。195.所述第一导电层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。196.所述隔离层203的材料包括：sio2、sin、sioch、al2o3中的一种或多种的组合。197.在本实施例中，所述隔离层203的材料包括氧化硅。198.在本实施例中，所述半导体结构还包括：栅介质层231和功函数层232。所述栅介质层231、功函数层232和栅电极233构成栅极结构230。199.具体而言，所述栅极结构230包括：栅介质层231、位于栅介质层231表面的功函数层232、以及位于所述功函数层232表面的栅电极233。200.所述栅介质层231的材料包括：氧化硅或者高k介质材料，所述高k介质材料指的介电常数大于3.9的材料。201.所述功函数层232的材料包括：tin、tan、tial、tialc、taaln、tialn、tacn和aln中的一种或多种组合。202.所述栅电极233的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。203.在本实施例中，所述覆盖结构240还至少位于功函数层232顶面。204.优选的，覆盖结构240中的第一侧墙243位于栅介质层231顶面，所述覆盖结构240的侧壁相对于功函数层232的侧壁凸出。205.在本实施例中，所述栅电极233的侧壁面具有栅侧墙234，至少部分第一侧墙243还位于所述栅侧墙234顶面。206.在其他实施例中，栅极结构包括栅介质层和栅电极，同时，栅极结构不包括功函数层，所述覆盖结构至少位于栅电极顶面。优选的，覆盖结构的侧壁相对于栅电极的侧壁凸出。207.所述第二导电结构281的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。208.在本实施例中，第二导电结构281为导电插塞。209.在本实施例中，所述半导体结构还包括：位于第二介质层250内的第三导电结构282，所述第三导电结构282位于相邻的第二侧墙266之间，所述第三导电结构282与第一导电结构261顶面接触。210.所述第三导电结构282的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。211.在本实施例中，第三导电结构282为导电插塞。212.在本实施例中，所述半导体结构还包括位于第一导电结构261上的第二介质层250内的第三介质层265，所述第二侧墙266位于第二介质层250和第三介质层265之间，所述第三介质层265还位于第三导电结构282的侧壁面。213.所述第三介质层265的材料为介质材料，所述介质材料包括：sio2、sin、sioch、al2o3中的一种或多种的组合。214.在本实施例中，所述第三介质层265的材料与第二介质层250的材料相同。具体的，所述第三介质层265的材料包括氧化硅。215.在其他实施例中，第三介质层和第二介质层的材料不同。216.在其他实施例中，第三介质层和第一介质层的材料不同。217.在本实施例中，所述半导体结构还包括：位于第一导电结构261顶面的第二保护层267，所述第二保护层267连接第一导电结构261两侧的侧墙266，所述第二保护层267还位于第三介质层265与第一导电结构261之间，所述第二保护层267的材料与第二侧墙266的材料相同。218.在又一实施例中，半导体结构不包括第二保护层。219.在本实施例中，所述半导体结构还包括：位于所述第二介质层250表面、第二侧墙266顶面和第三介质层265表面的第四介质层280，所述第四介质层280还位于第二导电结构281和第三导电结构282的侧壁面。220.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。









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