半导体元件及其制作方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,mram)元件的方法。背景技术：2.已知，磁阻(magnetoresistance,mr)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在磁盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(mram)，其优点是在不通电的情况下可以继续保留存储的数据。3.上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,gps)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,amr)感测元件、巨磁阻(gmr)感测元件、磁隧穿结(magnetic tunneling junction,mtj)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。技术实现要素：4.本发明一实施例揭露一种制作半导体元件的方法，其首先形成一磁性隧穿结(magnetic tunneling junction,mtj)于基底上，然后形成第一自旋轨道转矩式(spin orbit torque,sot)层于该mtj上，形成一保护层于该mtj旁，形成一第二sot层于第一sot层与保护层上，之后再图案化第二sot层以及保护层。5.本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetic tunneling junction,mtj)设于基底上、第一自旋轨道转矩式(spin orbit torque,sot)层设于该mtj上、一保护层环绕该mtj以及第二sot层设于第一sot层与保护层上。附图说明6.图1至图10为本发明一实施例制作一mram单元之方法示意图。7.主要元件符号说明8.12:基底9.14:mram区域10.16:逻辑区域11.18:层间介电层12.20:金属内连线结构13.22:金属内连线结构14.24:金属间介电层15.26:金属内连线16.28:停止层17.30:金属间介电层18.32:金属内连线19.34:阻障层20.36:金属层21.38:下电极22.40:mtj堆叠结构23.42:上电极24.44:第一sot层25.46:图案化掩模26.48:mtj27.50:遮盖层28.52:保护层29.54:第二sot层30.56:金属间介电层31.58:金属内连线32.60:停止层33.62:金属间介电层34.64:金属内连线具体实施方式35.请参照图1至图10，图1至图10为本发明一实施例制作一mram单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一mram区域14以及一逻辑区域16。36.基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,mos)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ild)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等mos晶体管元件，其中mos晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖mos晶体管，且层间介电层18可具有多个接触插塞电连接mos晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。37.然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。38.在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于mram区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层36可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,teos)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、或氮碳化硅(silicon carbon nitride,sicn)，但不局限于此。39.接着形成一下电极38、一mtj堆叠结构40、一上电极42、一第一自旋轨道转矩式(spin orbit torque,sot)层44以及一图案化掩模46于金属内连线结构22上。在本实施例中，形成mtj堆叠结构40的方式可先依序形成一固定层(pinned layer)、一阻障层(barrier layer)以及一自由层(free layer)于下电极38上。在本实施例中，下电极38及上电极42较佳包含导电材料，例如但不局限于钽(ta)、氮化钽(tan)、铂(pt)、铜(cu)、金(au)、铝(al)。固定层可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,cofeb)、钴铁(cobalt-iron,cofe)、铁(fe)、钴(co)等。此外，固定层也可以是由反铁磁性(antiferromagnetic,afm)材料所构成者，例如铁锰(femn)、铂锰(ptmn)、铱锰(irmn)、氧化镍(nio)等，用以固定或限制邻近层的磁矩方向。阻障层可由包含氧化物的绝缘材料所构成，例如氧化铝(alox)或氧化镁(mgo)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,cofeb)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。另外在本实施例中，第一sot层44较佳作为一自旋轨道转矩式(spin orbit torque,sot)mram的通道因此其材料可包含钽(ta)、钨(w)、铂(pt)、铪(hf)、硒化铋(bixse1-x)或其组合。图案化掩模46可包含导电或介电材料例如但不局限于氮化钛。40.随后如图1至图2所示，利用图案化掩模46为掩模进行一道或一道以上蚀刻制作工艺去除部分第一sot层44、部分上电极42、部分mtj堆叠结构40、部分下电极38以及部分金属间介电层30以形成多个mtj 48于mram区域14，再去除图案化掩模46。值得注意的是，本实施例于图案化上述上电极42、mtj堆叠结构40、下电极38及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,rie)以及/或离子束蚀刻制作工艺(ion beam etching,ibe)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候可选择一同去除部分金属内连线32，使金属内连线32靠近mtj 48的交界处形成倾斜侧壁。41.然后形成一遮盖层50于mtj 48上并覆盖mram区域14以及逻辑区域16的金属间介电层30表面。在本实施例中，遮盖层50较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。42.接着如图3所示，进行一原子层沉积(atomic layer deposition,ald)制作工艺并搭配回蚀刻制作工艺以形成一保护层52覆盖mtj 48以及逻辑区域16的金属间介电层30。在本实施例中，保护层52较佳包含氧化硅，但不局限于此。此外需注意的是，本阶段利用回蚀刻制作工艺去除部分保护层52与部分遮盖层50后较佳使剩余的保护层52顶表面切齐遮盖层50顶表面但略低于第一sot层44顶表面，使第一sot层44略为突出于保护层52。43.随后如图4所示，形成一第二sot层54于第一sot层44与保护层52上。在本实施例中，第二sot层54与第一sot层44较佳包含相同材料，其中第二sot层54也作为自旋轨道转矩式(spin orbit torque,sot)mram的通道因此其材料可包含钽(ta)、钨(w)、铂(pt)、铪(hf)、硒化铋(bixse1-x)或其组合。另外需注意的是，本阶段所形成的第二sot层54较佳共形地(conformally)设于第一sot层44与保护层52表面，因此设于保护层52上方的第二sot层54顶表面较佳低于设于第一sot层44正上方的第二sot层54顶表面。44.如图5所示，接着进行一图案转移制作工艺利用一图案化掩模(图未示)为掩模去除位于保护层52上的部分第二sot层54，使剩余的第二sot层54仍设于第一sot层44两侧的保护层52上。45.随后如图6所示，进行另一道图案化制作工艺，例如利用剩余的第二sot层54为掩模去除部分保护层52、部分该遮盖层50以及部分金属间介电层30，其中剩余的金属间介电层30仍由mram区域14延伸至逻辑区域16。46.如图7所示，然后形成一金属间介电层56于第二sot层54与两侧的金属间介电层30上，其中金属间介电层56较佳共形地设于第二sot层54上，且金属间介电层56包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(sioc)或氧碳化硅氢(sioch)。47.如图8所示，接着进行一平坦化制作工艺例如可利用一化学机械研磨(chemical mechanical polishing,cmp)制作工艺或回蚀刻制作工艺去除部分金属间介电层56但仍使剩余的金属间介电层56顶表面高于第二sot层54顶表面。48.随后如图9所示，进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除mram区域14与逻辑区域16的部分金属间介电层56、部分金属间介电层30及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等的阻障层材料以及选自钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线58于接触洞内电连接金属内连线26。49.如图10所示，先形成一停止层60于mram区域14及逻辑区域16并覆盖金属间介电层56及金属内连线58，形成一金属间介电层62于停止层60上，进行一道或一道以上光刻暨蚀刻制作工艺去除mram区域14及逻辑区域的部分金属间介电层62与部分停止层60形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如cmp以分别于mram区域14以及逻辑区域16形成金属内连线64电连接下方的mtj 48及金属内连线58，其中mram区域14的金属内连线64较佳直接接触设于下方的第二sot层54而逻辑区域16的金属内连线64则接触下层的金属内连线58。50.在本实施例中，停止层60与停止层28可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、以及氮碳化硅(silicon carbon nitride,sicn)所构成的群组。如同前述所形成的金属内连线，设于金属间介电层62内的金属内连线64可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层62内。例如金属内连线64可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。51.请再参照图10，图10另揭露本发明一实施例的半导体元件的结构示意图。如图10所示，半导体元件主要包含mtj 48设于基底12上，第一sot层44设于mtj 48上，遮盖层50设于mtj 48旁，保护层52环绕遮盖层50与mtj 48，第二sot层54设于第一sot层44与保护层52上，金属间介电层56环绕保护层52与遮盖层50，金属间介电层62设于mtj 48与金属间介电层56上以及金属内连线64设于金属间介电层62内并电连接mtj 48。52.从细部来看，遮盖层50与保护层52顶表面略低于第一sot层44顶表面，第一sot层44侧壁切齐下电极38、mtj 48与上电极42侧壁，第二sot层54侧壁切齐保护层52与遮盖层50侧壁，且设于保护层52上方的第二sot层54顶表面低于设于第一sot层44上方的第二sot层54顶表面。53.另外需注意的是，本实施例环绕第二sot层54周围的金属间介电层56顶表面虽略高于第二sot层54最顶表面，但不局限于此，本发明其他实施例又可于前述平坦化制作工艺去除部分金属间介电层56的时候选择暴露出第二sot层54顶表面甚至略低于第二sot层54顶表面。换句话说，金属间介电层56顶表面可选择高于设于第一sot层44正上方的第二sot层54顶表面、切齐设于第一sot层44正上方的第二sot层54顶表面或切齐设于保护层52正上方的第二sot层54顶表面，这些变化型均属本发明所涵盖的范围。54.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。









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