一种综合化载荷硬件模块抗辐照设计方法与流程 专利技术说明

计算;推算;计数设备的制造及其应用技术1.本发明涉及硬件模块抗辐照设计领域，更为具体的，涉及一种综合化载荷硬件模块抗辐照设计方法。背景技术：2.综合化电子系统的特点是系统中大部分功能都是通过对通用硬件模块加注不同的软件来实现，通过采用开放式系统架构和模块化通用设计标准，降低研制和生产成本、缩短开发周期、减少系统的维护和保障成本。综合化电子系统中的硬件模块在功能单元划分与设计上，遵循模块通用功能框架要求进行。数字硬件模块通用功能框架要求为：每个数字模块由模块支持单元(msu)、处理单元(pu)、路由单元(ru)、设置管理单元(cmu)、电源支持部件(pse)等单元组成，实现模块硬件电路的标准化通用化与综合化设计。3.传统的航天载荷以联合式系统设计为主，以各个独立设备为基本单元构建系统，这种系统独立设计相应的孔径、信道及处理设备实现相应的雷达、电子侦察、通信和融合识别等功能。由于功能分立，各相关孔径、信道和处理资源固化，系统封闭，难以进行功能扩展，通用资源无法分时复用，资源利用率低，造成体积大、重量高、功耗大、操作性差、故障环节多、价格昂贵等问题，系统扩展、升级和成长能力较弱。同时由于“联合式”系统及以前“分离式”系统都是传感器功能和设备绑定，物理设备中的设备或模块故障都会导致传感器功能无法完成。技术实现要素：4.本发明的目的在于克服现有技术的不足，提供了一种综合化载荷硬件模块抗辐照设计方法，克服了传统方法存在的缺点，具有标准化通用化、高性能低成本的优点。5.本发明的目的是通过以下方案实现的：6.一种综合化载荷硬件模块抗辐照设计方法，包括以下步骤：7.s1，模块根器件为msu、cmu和pse，且根器件均选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，且无源器件采用宇航级器件；8.s2，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现；9.s3，msu的宇航级fpga的运行由宇航级看门狗进行监控，当单粒子翻转效应造成其固件加载不正常、程序运行错误甚至崩溃时，看门狗将对其进行固件重加载；10.s4，pu的dsp的单粒子翻转效应通过运行状态监控和程序重加载进行加固，由msu的宇航级fpga构成看门狗对其进行监控，并在单粒子翻转效应造成pu的dsp程序运行错误甚至崩溃时对其复位和程序重加载；11.s5，pu的fpga的单粒子翻转效应通过sram盲刷新方式进行加固，由msu的宇航级fpga从宇航级并行flash中读取pu的fpga的固件，并定时写入其sram中；12.s6，ru的srio交换芯片单粒子翻转效应通过对其内部控制寄存器盲刷新方式进行加固，由msu的宇航级fpga通过i2c接口对寄存器数据进行定时刷新。13.进一步地，在步骤s3中，包括子步骤：14.模块上电后，所述宇航级看门狗芯片监测到电源电压上升至阈值电平以上后，复位restet信号输出低电平脉冲；15.所述msu的宇航级fpga芯片接收到这个低电平脉冲，在脉冲上升沿处开始启动固件加载过程，通过spi接口从所述宇航级串行flash芯片读取固件代码；同一时刻所述宇航级看门狗芯片的看门狗计数器完成初始化，开始计数；16.若加载过程正常，则所述msu的宇航级fpga芯片构建成microblaze软核处理器，通过周期输出喂狗信号清零看所述宇航级看门狗芯片的门狗计数器，保持电路正常运行；当出现单粒子翻转影响到microblaze处理器正常运行而无法喂狗时，所述msu的宇航级fpga芯片将重新加载。17.进一步地，在步骤s4中，包括子步骤：18.所述pu的dsp芯片的程序加载由所述msu宇航级fpga芯片从所述宇航级并行flash芯片中读取，连续读设定次数据一致，再送入所述pu的dsp芯片的内存中。19.进一步地，在步骤s5中，包括子步骤：20.所述pu的fpga芯片的程序加载由所述msu宇航级fpga芯片从所述宇航级并行flash芯片中读取，连续读取设定次数数据一致，再写入所述pu的fpga芯片的sram中。21.进一步地，所述宇航级看门狗芯片选用jsr706rd或其替换型号；所述msu的宇航级fpga芯片选用国产宇航级v5系列fpga芯片jxcsx95t或其替换型号；所述宇航级串行flash芯片选用国产jfm25fl032rh或其替换型号。22.进一步地，所述pu的dsp芯片选用国产ft-m6678h。23.进一步地，所述设定次数为3次。24.进一步地，所述pu的fpga芯片选用国产jfm7vx690t36。25.进一步地，所述宇航级并行flash芯片选用国产vdrf512m16rs56ss8v90或其替换型号。26.进一步地，所述ru的srio交换芯片选用国产nms1800。27.本发明的有益效果包括：28.(1)本发明具有标准化通用化的技术效果：本发明方法相比于本领域传统方法的区别之一在于遵循了模块通用功能框架要求，每个数字模块由msu、pu、ru、cmu、pse等单元组成，且所有模型模块的模块根器件为msu、cmu和pse，选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现，保障了模块硬件电路的标准化和通用化。本发明方法打破了传统的航天载荷以联合式系统设计为主的思路，克服了背景中记载的本领域传统方法存在的一系列缺点。29.(2)本发明具有高性能低成本的技术效果：本发明方法通过确定模块根器件为msu、cmu和pse，并选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现，解决了难以选到高性能的dsp、pu的fpga、srio交换芯片的宇航级器件器件的问题，避免了采用传统硬件多模冗余或者选择宇航级器件的方式导致成本增加的问题，以较低的成本实现了具备抗辐照的高性能硬件模块。附图说明30.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。31.图1为本发明实施例的方法步骤流程图。具体实施方式32.本说明书中所有实施例公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。33.为了解决背景中的技术问题，本发明的发明人经过创造性的思考后，将综合化的思想应用到航天载荷上就是综合化载荷。综合化载荷改变了传统航天有效载荷任务功能与物理设备绑定，不具有重构能力的“一箭定终身”的模式。在设计上采用模块化、综合化和智能化的开放式结构，综合化载荷将多种系统功能如通信中继、电子侦察、电子干扰、对地/对海有源探测、全球导航定位、信息分发广播、空间网络交换、多源信息融合等集于一体，可以通过软件加载完成功能重构，从而实现具有资源共享、动态重构等能力的新概念的综合电子系统。34.综合化载荷中通用硬件模块模块大量采用cmos工艺大规模数字集成电路器件，如fpga、dsp、srio交换芯片等。以此类芯片为核心，电路设计中还需要配置大量电源(dc/dc、ldo)、时钟(晶振、时钟缓冲器)、存储器(ddr3、flash)、接口(lvds、mlvds、rs422、can等)。未经辐射加固的cmos电路，其抗辐射能力较低，由于空间环境中存在各种高能粒子，会产生单粒子翻转、锁定、烧毁、栅击穿等辐射效应，需要对硬件模块进行抗辐照加固设计以提高可靠性。35.在具体实施过程中，如图1所示，本发明实施例提供一种综合化载荷硬件模块抗辐照设计方法，包括以下步骤：36.s1，模块根器件为msu、cmu和pse，选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件；37.s2，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现；38.s3，msu的宇航级fpga的运行由宇航级看门狗进行监控，当单粒子翻转效应造成其固件加载不正常、程序运行错误甚至崩溃时，看门狗将对其进行固件重加载；39.s4，pu的dsp的单粒子翻转效应通过运行状态监控和程序重加载进行加固，由msu的宇航级fpga构成看门狗对其进行监控，并在单粒子翻转效应造成pu的dsp程序运行错误甚至崩溃时对其复位和程序重加载；40.s5，pu的fpga的单粒子翻转效应通过sram盲刷新方式进行加固，由msu的宇航级fpga从宇航级并行flash中读取pu的fpga的固件，并定时写入其sram中；41.s6，ru的srio交换芯片单粒子翻转效应通过对其内部控制寄存器盲刷新方式进行加固，由msu的宇航级fpga通过i2c接口对寄存器数据进行定时刷新。42.进一步的实施方案中，所述宇航级看门狗芯片选用jsr706rd或其替换型号，所述msu的宇航级fpga选用国产宇航级v5系列fpga芯片jxcsx95t或其替换型号，所述宇航级串行flash芯片选用国产jfm25fl032rh或其替换型号，所述宇航级并行flash选用国产vdrf512m16rs56ss8v90或其替换型号，所述pu的dsp选用国产ft-m6678h、所述pu的fpga选用国产jfm7vx690t36，所述ru的srio交换芯片选用国产nms1800。43.进一步的实施方案中，模块上电后，所述宇航级看门狗芯片jsr706rd监测到电源电压上升至阈值电平以上后，reset信号输出200ms时宽的低电平脉冲。所述msu的宇航级fpga芯片jxcsx95t接收到这个低电平脉冲，在脉冲上升沿处开始启动固件加载过程，通过spi接口从所述宇航级串行flash芯片jfm25fl032rh读取固件代码。同一时刻所述宇航级看门狗芯片jsr706rd的看门狗计数器完成初始化，开始计数。计数器溢出时间为1.6s。所述msu的宇航级fpga芯片jxcsx95t的固件最大为35716096bit，加载速率可设定为45mhz，加载过程约为0.8s。若加载过程正常，则所述msu的宇航级fpga芯片jxcsx95t构建成microblaze软核处理器，通过周期输出喂狗信号清零看所述宇航级看门狗芯片jsr706rd的门狗计数器，保持电路正常运行。当出现单粒子翻转影响到microblaze处理器正常运行而无法喂狗时，所述msu的宇航级fpga芯片jxcsx95t将重新加载。44.进一步的实施方案中，所述pu的dsp芯片ft-m6678h的程序加载由所述msu宇航级fpga芯片jxcsx95t从所述宇航级并行flash芯片vdrf512m16rs56ss8v90中读取，连续读取3次数据一致，再送入所述pu的dsp芯片ft-m6678h的内存中。45.进一步的实施方案中，所述pu的fpga芯片jfm7vx690t36的程序加载由所述msu宇航级fpga芯片jxcsx95t从所述宇航级并行flash芯片vdrf512m16rs56ss8v90中读取，连续读取3次数据一致，再写入所述pu的fpga芯片jfm7vx690t36的sram中。46.本发明实施例相比于现有技术具有如下改进效果：47.本发明具有标准化通用化的技术效果：现有航天载荷以联合式系统设计为主，硬件电路多为自定义设计，综合化载荷硬件模块抗辐照设计方法遵循模块通用功能框架要求，每个数字模块由msu、pu、ru、cmu、pse等单元组成，且所有模型模块的模块根器件为msu、cmu和pse，选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现，保障了模块硬件电路的标准化和通用化。48.本发明具有高性能低成本的技术效果：综合化载荷硬件模块抗辐照设计方法通过确定模块根器件为msu、cmu和pse，并选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现，解决了难以选到高性能的dsp、pu的fpga、srio交换芯片的宇航级器件器件的问题，避免了采用传统硬件多模冗余或者选择宇航级器件的方式导致成本增加，以较低的成本实现了具备抗辐照的高性能硬件模块。49.实施例150.一种综合化载荷硬件模块抗辐照设计方法，包括以下步骤：51.s1，模块根器件为msu、cmu和pse，且根器件均选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，且无源器件采用宇航级器件；52.s2，pu的dsp、pu的fpga、ru的srio交换芯片的抗辐照依托于msu实现；53.s3，msu的宇航级fpga的运行由宇航级看门狗进行监控，当单粒子翻转效应造成其固件加载不正常、程序运行错误甚至崩溃时，看门狗将对其进行固件重加载；54.s4，pu的dsp的单粒子翻转效应通过运行状态监控和程序重加载进行加固，由msu的宇航级fpga构成看门狗对其进行监控，并在单粒子翻转效应造成pu的dsp程序运行错误甚至崩溃时对其复位和程序重加载；55.s5，pu的fpga的单粒子翻转效应通过sram盲刷新方式进行加固，由msu的宇航级fpga从宇航级并行flash中读取pu的fpga的固件，并定时写入其sram中；56.s6，ru的srio交换芯片单粒子翻转效应通过对其内部控制寄存器盲刷新方式进行加固，由msu的宇航级fpga通过i2c接口对寄存器数据进行定时刷新。57.实施例258.在实施例1的基础上，在步骤s3中，包括子步骤：59.模块上电后，所述宇航级看门狗芯片监测到电源电压上升至阈值电平以上后，复位restet信号输出低电平脉冲；60.所述msu的宇航级fpga芯片接收到这个低电平脉冲，在脉冲上升沿处开始启动固件加载过程，通过spi接口从所述宇航级串行flash芯片读取固件代码；同一时刻所述宇航级看门狗芯片的看门狗计数器完成初始化，开始计数；61.若加载过程正常，则所述msu的宇航级fpga芯片构建成microblaze软核处理器，通过周期输出喂狗信号清零看所述宇航级看门狗芯片的门狗计数器，保持电路正常运行；当出现单粒子翻转影响到microblaze处理器正常运行而无法喂狗时，所述msu的宇航级fpga芯片将重新加载。62.实施例363.在实施例1的基础上，在步骤s4中，包括子步骤：64.所述pu的dsp芯片的程序加载由所述msu宇航级fpga芯片从所述宇航级并行flash芯片中读取，连续读设定次数据一致，再送入所述pu的dsp芯片的内存中。65.实施例466.在实施例1的基础上，在步骤s5中，包括子步骤：67.所述pu的fpga芯片的程序加载由所述msu宇航级fpga芯片从所述宇航级并行flash芯片中读取，连续读取设定次数数据一致，再写入所述pu的fpga芯片的sram中。68.实施例569.在实施例2的基础上，所述宇航级看门狗芯片选用jsr706rd或其替换型号；所述msu的宇航级fpga芯片选用国产宇航级v5系列fpga芯片jxcsx95t或其替换型号；所述宇航级串行flash芯片选用国产jfm25fl032rh或其替换型号。70.实施例671.在实施例3的基础上，所述pu的dsp芯片选用国产ft-m6678h。72.实施例773.在实施例3的基础上，所述设定次数为3次。74.实施例875.在实施例4的基础上，所述pu的fpga芯片选用国产jfm7vx690t36。76.实施例977.在实施例4的基础上，所述宇航级并行flash芯片选用国产vdrf512m16rs56ss8v90或其替换型号。78.实施例1079.在任一实施例1～实施例9的基础上，所述ru的srio交换芯片选用国产nms1800。80.描述于本发明实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现，所描述的单元也可以设置在处理器中。其中，这些单元的名称在某种情况下并不构成对该单元本身的限定。81.根据本技术的一个方面，提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各种可选实现方式中提供的方法。82.作为另一方面，本技术还提供了一种计算机可读介质，该计算机可读介质可以是上述实施例中描述的电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被一个该电子设备执行时，使得该电子设备实现上述实施例中所述的方法。83.本发明未涉及部分均与现有技术相同或可采用现有技术加以实现。84.上述技术方案只是本发明的一种实施方式，对于本领域内的技术人员而言，在本发明公开了应用方法和原理的基础上，很容易做出各种类型的改进或变形，而不仅限于本发明上述具体实施方式所描述的方法，因此前面描述的方式只是优选的，而并不具有限制性的意义。85.除以上实例以外，本领域技术人员根据上述公开内容获得启示或利用相关领域的知识或技术进行改动获得其他实施例，各个实施例的特征可以互换或替换，本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。









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