一种相位插值器以及时钟信号的相位插值方法与流程 专利技术说明

电子电路装置的制造及其应用技术1.本技术实施例涉及集成电路技术领域，尤其涉及一种相位插值器以及时钟信号的相位插值方法。背景技术：2.在串行器/解串器(serializer/deserializer，serdes)系统中往往采用展频技术来降低电磁干扰(electromagnetic interference，emi)，展频幅度越大，emi则越低。但是展频幅度的增大也对接收机(receiver，rx)的设计带来了挑战，如果rx容忍展频能力达不到发射机(transmitter，tx)发出的展频范围，误码随之产生并会导致基于时钟数据恢复(clock and data recovery，cdr)架构的rx失锁。在实际的媒体应用中表现为视频黑屏、闪频等，降低了消费者观看舒适度。因此，设计高展频容忍力的rx至关重要。在类似v-by-one协议接收机(v-by-one receiver，vborx)的协议中，使用cdr技术来恢复数据，包括模拟时钟数据恢复(analog clock and data recovery，acdr)和数字时钟数据恢复(digital clock and data recovery，dcdr)两种技术。其中acdr是基于模拟架构的cdr，而dcdr则是基于数据架构的cdr。dcdr中的锁相环(phase lock loop，pll)在环路之外，pll的中心频点不随数据频点的变化而变化，数据频率和pll频率间的频差需通过调整相位数模转换器(phase digital to analog converter，phdac)转动的快慢来补偿。phdac转动的速度取决于编码(code)变化的速度。3.现有技术中为了给相位插值器较好的线性度，输入端两个时钟信号(inp和inm)的上升沿、下降沿较缓。4.但是，inp、inm上升沿下降沿较缓导致输入到输出的延迟较大，用于同步code的时间窗口减少，因此不适合通过同步的方式消除毛刺。技术实现要素：5.本技术实施例提供了一种相位插值器以及时钟信号的相位插值方法，用于同步控制编码对时钟信号进行插值。6.本技术实施例第一方面提供了一种相位插值器，包括：同步电路，相位选择电路和相位插值电路，同步电路用于根据多个具有不同相位的第一时钟信号生成多个第一控制编码，多个具有不同相位的第一时钟信号中的每个对应一个第一控制编码；相位选择电路用于根据多个第一控制编码从多个具有不同相位的第二时钟信号选择目标时钟信号对，目标时钟信号对包括一个第三时钟信号和一个第四时钟信号，第三时钟信号和第四时钟信号为具有预设相位差的第二时钟信号；相位插值电路用于根据目标时钟信号对确定同步控制编码，并根据目标时钟信号对和同步控制编码确定插值时钟信号，同步控制编码与目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码。7.上述第一方面中，相位插值器中同步电路接收多个具有不同相位的第一时钟信号，并生成对应的多个第一控制编码。相位选择电路可以根据第一控制编码的映射关系，从多个具有不同相位的第二时钟信号中选择一个目标时钟信号对，该目标时钟信号对的两个时钟信号具有预设相位差，相位插值电路可以根据与目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码确定插值时钟信号，即本技术实施例中相位插值电路可以接收来自同步电路的控制编码，并对想要插值的时钟信号分别使用同步的控制编码进行插值，解决了现有技术中无法采用同步控制编码的方式消除毛刺的问题，实现了同步控制编码对时钟信号进行插值。8.在一个可能的实施方式中，相位插值器还包括输出缓冲电路，输出缓冲电路用于根据插值时钟信号生成驱动时钟信号；输出缓冲电路还用于将驱动时钟信号发送给同步电路。9.上述可能的实施方式中，输出缓冲电路可以延时插值时钟信号，并增加该插值时钟信号的驱动能力后发送给同步电路使用。10.在一个可能的实施方式中，同步电路包括多个触发器，多个触发器中的每个触发器用于输入一个触发时钟信号，并用于输出一个调整后的控制编码，触发时钟信号为多个第一时钟信号中的一个或驱动时钟信号，多个触发器中至少部分触发器输出的调整后的控制编码为多个第一控制编码中的一个。11.上述可能的实施方式中，同步电路中的多个触发器分别经过驱动时钟信号和多个第一时钟信号的延时，其中，经过多个第一时钟信号延时的触发器输出的调整后的控制编码为上述的第一控制编码。即，同步电路中的触发器的数量与第一时钟信号的相位数量有关，每个相位的第一时钟信号至少对应一个触发器。同步电路可以基于不同的第一时钟信号生成相应的第一控制编码，并将第一控制编码提供给相位插值电路，提高了本技术同步控制编码对时钟信号进行插值方案的可行性。12.在一个可能的实施方式中，同步电路包括：第一触发器，包括第一输入端、第二输入端和第一输出端，第一输入端用于输入第二控制编码，第二输入端用于输入驱动时钟信号；第二触发器，包括第三输入端、第四输入端和第二输出端，第一输出端耦合至第三输入端，第四输入端用于输入第一触发时钟信号，第一触发时钟信号为多个第一时钟信号中处于半周期相位的时钟信号；第三触发器，包括第五输入端、第六输入端和第三输出端，第二输出端耦合至第五输入端，第六输入端用于输入第二触发时钟信号，第二触发时钟信号为多个第一时钟信号中的一个；第三输出端用于输出与第二触发时钟信号对应的第一控制编码；第四触发器，包括第七输入端、第八输入端和第四输出端，第二输出端耦合至第七输入端，第八输入端用于输入第三触发时钟信号，第三触发时钟信号为多个第一时钟信号中的一个；第四输出端用于输出与第三触发时钟信号对应的第一控制编码；第五触发器，包括第九输入端、第十输入端和第五输出端，第三输出端耦合至第九输入端，第十输入端用于输入第一触发时钟信号，第五输出端用于输出与第一触发时钟信号对应的第一控制编码；第六触发器，包括第十一输入端、第十二输入端和第六输出端，第四输出端耦合至第十一输入端，第十二输入端用于输入第四触发时钟信号，第四触发时钟信号为多个第一时钟信号中的一个；第六输出端用于输出与第四触发时钟信号对应的第一控制编码。13.上述可能的实施方式中，同步电路可以是四级触发器，第一级触发器基于驱动时钟信号对第二控制编码进行延时，第二级触发器基于第一触发时钟信号对延时的第二控制编码进行下一次延时，该第一触发时钟信号一般为ck180相位的第一时钟信号，第三级触发器中的两个触发器基于多个第一时钟信号中的两个时钟信号对第二级触发器调整后的控制编码进行延时，第四级触发器中的两个触发器基于多个第一时钟信号中的另外两个时钟信号分别对第三级触发器延时的两个调整后的控制编码进行延时，第三级触发器和第四级触发器可以输出与第一时钟信号对应的第一控制编码，提高了同步时钟信号的控制编码的可行性。14.在一个可能的实施方式中，相位插值电路包括第一反相器、第二反相器、第一电流源、第二电流源和八个开关，相位插值电路的输出端通过第一开关和第二开关以及第一电流源连接至电源，第三时钟信号通过第一反相器连接至第二开关，第一开关由同步控制编码控制；相位插值电路的输出端通过第三开关和第四开关以及第二电流源连接至电源，第四时钟信号通过第二反相器连接至第四开关，第三开关由同步控制编码控制；相位插值电路的输出端通过第五开关和第六开关接地，第三时钟信号连接至第五开关，第四时钟信号连接至第六开关；相位插值电路的输出端通过第七开关和第八开关接地，第四时钟信号连接至第七开关，第三时钟信号连接至第八开关。15.上述可能的实施方式中，相位插值电路包括第一通路和第二通路，第一通路包括第一反相器、第二反相器、第一电流源、第二电流源、第一开关、第二开关、第三开关和第四开关，第二通路包括第五开关、第六开关、第七开关和第八开关，第一通路用于将经过反相器反相的第三时钟信号和第四时钟信号连接至电源，第二通路用于将第三时钟信号和第四时钟信号接地，第一通路和第二通路不同时连通，相位插值电路还可以通过同步控制编码控制第一通路的连通，具体的，相位插值电路可以根据同步控制编码生成第一插值强度值和第二插值强度值，基于第一插值强度值控制第一开关，基于第二插值强度值控制第三开关，第一插值强度值和第二插值强度值可以调节相位插值电路输出信号的变化速度。通过插入电流源，使得相位插值电路对时钟信号插值，不需要被插值的时钟信号具有较缓的时钟边沿，相位插值电路的线性度随频率变化小，且相位插值电路可以根据同步控制编码对时钟信号插值，提高同步控制编码对时钟信号进行插值的可行性。16.在一个可能的实施方式中，相位插值电路包括第一反相器、第二反相器、第一电流源、第二电流源和八个开关，相位插值电路的输出端第一开关、第二开关以及第一电流源接地，第三时钟信号通过第一反相器连接至第二开关，第一开关由同步控制编码控制；相位插值电路的输出端通过第三开关和第四开关以及第二电流源接地，第四时钟信号通过第二反相器连接至第四开关，第三开关由同步控制编码控制；相位插值电路的输出端通过第五开关和第六开关连接至电源，第三时钟信号连接至第五开关，第四时钟信号连接至第六开关；相位插值电路的输出端通过第七开关和第八开关连接至电源，第四时钟信号连接至第七开关，第三时钟信号连接至第八开关。17.上述可能的实施方式中，相位插值电路包括第一通路和第二通路，第一通路包括第一反相器、第二反相器、第一电流源、第二电流源、第一开关、第二开关、第三开关和第四开关，第二通路包括第五开关、第六开关、第七开关和第八开关，第一通路用于将经过反相器的第三时钟信号和第四时钟信号接地，第二通路用于将第三时钟信号和第四时钟信号连接至电源，第一通路和第二通路不同时连通，相位插值电路还可以通过同步控制编码控制第一通路的连通，具体的，相位插值电路可以根据同步控制编码生成第一插值强度值和第二插值强度值，基于第一插值强度值控制第一开关，基于第二插值强度值控制第三开关，第一插值强度值和第二插值强度值可以调节相位插值电路输出信号的变化速度。通过插入电流源，使得相位插值电路对时钟信号插值，不需要被插值的时钟信号具有较缓的时钟边沿，相位插值电路的线性度随频率变化小，且相位插值电路可以根据同步控制编码对时钟信号插值，提高同步控制编码对时钟信号进行插值的可行性。18.在一个可能的实施方式中，相位插值电路还包括第九开关和第十开关，相位插值电路的输出端通过第九开关连接至第五开关，且相位插值电路的输出端通过第十开关连接至第七开关，第九开关由第一相位区域控制信号控制，第十开关由第二相位区域控制信号控制，第一相位区域控制信号和第二相位控制信号为根据同步控制编码获得的。19.上述可能的实施方式中，第一相位区域控制信号和第二相位区域控制信号可以不属于同一电平，即相位插值电路的输出端可以只与第五开关和第七开关中的一个连通。第一相位区域控制信号和第二相位区域控制信号可以减少相位插值电路的信号干扰，提高相位插值电路的线性度。20.在一个可能的实施方式中，相位插值电路还包括电容，插值时钟信号的输出节点通过电容连接至电源。21.上述可能的实施方式中，该电容可以对相位插值电路进行滤波。22.在一个可能的实施方式中，相位插值电路还包括电容，插值时钟信号的输出节点通过电容接地。23.上述可能的实施方式中，该电容可以对相位插值电路进行滤波。24.本技术实施例第二方法提供了一种时钟信号的相位插值方法，该方法应用于相位插值器，该方法包括：根据多个具有不同相位的第一时钟信号生成多个第一控制编码，多个具有不同相位的第一时钟信号中的每个对应一个第一控制编码；根据多个第一控制编码从多个具有不同相位的第二时钟信号选择目标时钟信号对，目标时钟信号对包括一个第三时钟信号和一个第四时钟信号，第三时钟信号和第四时钟信号为具有预设相位差的第二时钟信号；根据目标时钟信号对确定同步控制编码，并根据目标时钟信号对和同步控制编码确定插值时钟信号，同步控制编码为与目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码。25.在一种可能的实施方式中，方法还包括：根据插值时钟信号生成驱动时钟信号；将驱动时钟信号发送给同步电路，同步电路为生成多个第一控制编码的电路。26.在一种可能的实施方式中，同步电路包括多个触发器，多个触发器中的每个触发器用于输入一个触发时钟信号，并用于输出一个调整后的控制编码，触发时钟信号为多个第一时钟信号中的一个或驱动时钟信号，多个触发器中至少部分触发器输出的调整后的控制编码为多个第一控制编码中的一个。27.在一种可能的实施方式中，上述步骤根据多个具有不同相位的第一时钟信号生成的多个第一控制编码包括：根据驱动时钟信号对第二控制编码进行延时；根据多个具有不同相位的第一时钟信号和延迟后的第二控制编码生成多个第一控制编码。28.在一种可能的实施方式中，上述步骤根据目标时钟信号对和同步控制编码确定插值时钟信号包括：根据同步控制编码确定第一相位区域控制信号和第二相位区域控制信号；根据目标时钟信号对、同步控制编码、第一相位区域控制信号和第二相位控制信号确定插值时钟信号。附图说明29.图1为本技术实施例提供的一种系统架构；30.图2为本技术实施例提供的相位插值器一结构示意图；31.图3为本技术实施例提供的相位插值器另一结构示意图；32.图4为本技术实施例提供的输出缓冲电路的结构示意图；33.图5为本技术实施例提供的同步电路的一结构示意图；34.图6为本技术实施例提供的同步电路的另结构示意图；35.图7为本技术实施例提供的dcdr的结构示意图；36.图8为本技术实施例提供的相位选择电路的结构示意图；37.图9为本技术实施例提供的相位插值电路一结构示意图；38.图10为本技术实施例提供的插值波形示意图；39.图11为本技术实施例提供的相位插值电路另一结构示意图；40.图12为本技术实施例提供的相位插值电路另一结构示意图；41.图13为本技术实施例提供的确定方式示意图；42.图14为本技术实施例提供的相位插值电路另一结构示意图；43.图15为本技术实施例提供的相位插值电路另一结构示意图；44.图16为本技术实施例提供的时钟信号的相位插值方法的示意图。具体实施方式45.本技术实施例提供了一种相位插值器以及时钟信号的相位插值方法，用于实现同步控制编码对时钟信号进行插值。46.下面结合附图，对本技术的实施例进行描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。本领域普通技术人员可知，随着技术的发展和新场景的出现，本技术实施例提供的技术方案对于类似的技术问题，同样适用。47.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。在本技术中，"至少一个(项)"是指一个或者多个，"多个"是指两个或两个以上。"和/或"，用于描述关联对象的关联关系，表示可以存在三种关系，例如，"a和/或b"可以表示：只存在a，只存在b以及同时存在a和b三种情况，其中a，b可以是单数或者复数。字符"/"一般表示前后关联对象是一种"或"的关系。"以下至少一项(个)"或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，"a和b"，"a和c"，"b和c"，或"a和b和c"，其中a，b，c可以是单个，也可以是多个。48.在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。49.另外，为了更好的说明本技术，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本技术同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本技术的主旨。50.图1示出了本发明实施例所适用的一种系统架构，该系统架构包括锁相环(phaselockedloop，pll)、相位插值器(phaseinterpolator，pi)、有限状态机(finitestatemachine，fsm)和鉴相器(phasedetector，pd)。在该系统中，pll发出同相(in-phase，i)和正交(quadrature，q)两路信号到pi，经过pi可以得到0度到360度之间任何相位的时钟(clock，ck_iq)信号，该ck_iq可以在pd中参与对数据(data，d_in)的采样，采样信号经过fsm积分后产生pi的相位控制比特，使得ck_iq随时保持在d_in的中心。51.现有技术中inp、inm是相位插值器输入端，其前级为相位选择器，如果用八个时钟相位插值，则inp、inm间相位差为45度。inp和inm分别连接驱动强度可调节模块，该模块可通过反相器实现或电流模式逻辑(current mode logic，cml)结构实现。为了达到相位插值器较好的线性度，inp和inm的上升沿、下降沿较缓。该相位插值器通过两个较缓慢的时钟边沿(inp，inm)和驱动强度组合，即可插值出需要的时钟边沿(pi_out，ck_q)。但是，inp、inm及pi_out上升沿下降沿均较缓，因此输入到输出的延迟较大，即t1较大，t2相应减少之后用于同步code的时间窗口减少，因此不适合通过同步的方式消除毛刺，并且，该结构的相位插值器的线性度随频率变化较敏感，当inp、inm频率降低时，上升沿、下降沿在单位周期内占比降低，线性度也随之变差。为了降低频率敏感度，常需采用跟随频率变化的电压为相位插值器供电，增加了设计复杂度。52.为解决上述问题，本技术提供了一种相位插值器，该相位插值器如下所述。53.请参阅图2，图2为本技术实施例提供的相位插值器一结构示意图，该相位插值器2包括同步电路21，相位选择电路22和相位插值电路23，其中，同步电路21可以根据多个不同相位的第一时钟信号生成多个第一控制编码；相位选择电路22可以根据多个第一控制编码从多个具有不同相位的第二时钟信号为相位插值电路选择目标时钟信号对；相位插值电路23根据目标时钟信号对确定同步控制编码，并根据目标时钟信号对和同步控制编码确定插值时钟信号。54.本技术实施例中，同步电路21可以接收多个不同相位的第一时钟信号，该多个第一时钟信号可以是由相位插值电路23根据预先设置的初始信号生成，该多个第一时钟信号具有等相位差，示例性的，多个第一时钟信号可以是一个时钟周期内相位为0°的时钟信号(ck0)、相位为90°的时钟信号(ck90)、相位为180°的时钟信号(ck180)和相位为270°的时钟信号(ck270)，同步电路21根据该多个第一时钟信号生成对应的多个第一控制编码(code0，code90，code180，code270)，多个具有不同相位的第一时钟信号中的每个对应一个第一控制编码，示例性的，ck0对应code0，ck90对应code90，ck180对应code180，ck270对应code270，实现第一时钟信号与第一控制编码的同步。同步电路确定上述多个第一控制编码(code0，code90，code180，code270)后，可以将多个第一控制编码(code0，code90，code180，code270)发送给相位选择电路和相位插值电路。55.相位选择电路22可以结合上级电路发送的多个具有不同相位的第二时钟信号(clk《7:0》)，即一个时钟周期内相位为0°的时钟信号(ck0)、相位为45°的时钟信号(ck45)、相位为90°的时钟信号(ck90)、相位为135°的时钟信号(ck135)、相位为180°的时钟信号(ck180)、相位为225°的时钟信号(ck225)、相位为270°的时钟信号(ck270)和相位为315°的时钟信号(ck315)，其中，第二时钟信号相位的数量为第一时钟信号相位的数量的两倍，第二时钟信号包括与第一时钟信号相同相位的时钟信号。相位选择电路可以根据第一控制编码确定一个选择信号，从多个第二时钟信号中选择具有预设相位差值的一个第三时钟信号和一个第四时钟信号作为一个目标时钟信号对，然后将该目标时钟信号对传输给相位插值电路23。示例性的，相位选择电路22可以选择的目标时钟信号对为{ck0和ck45，ck90和ck135，ck180和ck225，ck270和ck315}。56.相位插值电路23即可以根据与该目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码作为同步控制编码，然后将该同步控制编码结合目标时钟信号对，生成并输出上述插值时钟信号(pi_out)。本技术实施例中，相位插值电路还可以根据来自同步电路的多个第一控制编码生成多个时钟信号，然后将生成的多个时钟信号作为同步电路下一次同步的多个第一时钟信号。此时，相位插值电路位于相位数模转换器(phase digital to analog converter，phdac)中，由phdac根据多个第一控制编码和相位选择电路多次选择的目标时钟信号对，生成多个第一时钟信号发送给同步电路。57.请参阅图3，如图3所示为本技术实施例提供的相位插值器另一结构示意图，其中，该相位插值器还包括输出缓冲电路24，该输出缓冲电路24用于根据相位插值电路输出的插值时钟信号生成驱动时钟信号(ck_q)，以增大时钟信号的驱动能力。示例性的，如图4所示的输出缓冲电路的结构示意图，该输出缓冲电路24可以是鉴相器(phasedetector，pd)中的延迟(delay)电路和反相器组成，pd接收来自相位插值器(或phdac)的多个第一时钟信号，其中，任意一个第一时钟信号经过delay电路和反相器生成ck_q。其中，输出缓冲电路24还可以将该驱动时钟信号发生给同步电路，以作为同步电路下一个时钟周期的输入信号，使得同步电路可以根据驱动时钟信号、第二控制编码以及多个第一时钟信号生成上述多个第一控制编码。58.本技术实施例中，同步电路可以包括多个触发器，多个触发器中的每个触发器用于输入一个触发时钟信号，并用于输出一个调整后的控制编码，触发时钟信号为多个第一时钟信号中的一个或驱动时钟信号，多个触发器中至少部分触发器输出的调整后的控制编码为多个第一控制编码中的一个。同步电路中的多个触发器分别经过驱动时钟信号和多个第一时钟信号的延时，其中，经过多个第一时钟信号延时的触发器输出的调整后的控制编码为上述的第一控制编码。同步电路可以基于不同的第一时钟信号生成相应的第一控制编码，并将第一控制编码提供给相位插值电路，提高了本技术同步控制编码对时钟信号进行插值方案的可行性。59.请参阅图5所示的同步电路的一结构示意图，第一触发器，包括第一输入端、第二输入端和第一输出端，第一输入端用于输入第二控制编码，第二输入端用于输入驱动时钟信号。60.第二触发器，包括第三输入端、第四输入端和第二输出端，第一输出端耦合至第三输入端，第四输入端用于输入第一触发时钟信号，第一触发时钟信号为多个第一时钟信号中处于半周期相位的时钟信号。61.第三触发器，包括第五输入端、第六输入端和第三输出端，第二输出端耦合至第五输入端，第六输入端用于输入第二触发时钟信号，第二触发时钟信号为多个第一时钟信号中的一个；第三输出端用于输出与第二触发时钟信号对应的第一控制编码。62.第四触发器，包括第七输入端、第八输入端和第四输出端，第二输出端耦合至第七输入端，第八输入端用于输入第三触发时钟信号，第三触发时钟信号为多个第一时钟信号中的一个；第四输出端用于输出与第三触发时钟信号对应的第一控制编码。63.第五触发器，包括第九输入端、第十输入端和第五输出端，第三输出端耦合至第九输入端，第十输入端用于输入第一触发时钟信号，第五输出端用于输出与第一触发时钟信号对应的第一控制编码。64.第六触发器，包括第十一输入端、第十二输入端和第六输出端，第四输出端耦合至第十一输入端，第十二输入端用于输入第四触发时钟信号，第四触发时钟信号为多个第一时钟信号中的一个；第六输出端用于输出与第四触发时钟信号对应的第一控制编码。65.即，同步电路包括四级触发器(dff)，第一级触发器包括第一触发器，第二级触发器包括第二触发器，第三级触发器包括第三触发器和第四触发器，第四级触发器包括第五触发器和第六触发器，第二控制编码经过第一级触发器基于驱动时钟信号的延迟，再经过第二级触发器基于多个第一时钟信号中一个半周期相位的第一时钟信号(ck180)的延迟，然后经过第三级触发器中的第三触发器和第四触发器的延迟生成两个第一控制编码，再分别经过第四级触发器中的第五触发器和第六触发器的延迟生成另外两个第一控制编码，其中，第三级触发器中的两个触发器和第四级触发器中的第五触发器和第六触发器由多个第一时钟信号分别触发。示例性的，第一级触发器接收code_d和ck_q，第二级触发器接收第一级触发器的输出结果和ck180，第三级触发器中的第一触发器接收第二级触发器的输出结果和ck0生成code0，第三级触发器中的第二触发器接收第二级触发器的输出结果和ck90生成code90，第四级触发器中的第一触发器接收code0和ck180生成code180，第四级触发器中的第二触发器接收code90和ck270生成code270。66.请参阅图6所示的同步电路的另一结构示意图，第一触发器，包括第一输入端、第二输入端和第一输出端，第一输入端用于输入第二控制编码，第二输入端用于输入驱动时钟信号。第二触发器，包括第三输入端、第四输入端和第二输出端，第一输出端耦合至第三输入端，第四输入端用于输入第一触发时钟信号，第一触发时钟信号为多个第一时钟信号中处于半周期相位的时钟信号。第三触发器，包括第五输入端、第六输入端和第三输出端，第二输出端耦合至第五输入端，第六输入端用于输入第二触发时钟信号，第二触发时钟信号为多个第一时钟信号中的一个；第三输出端用于输出与第二触发时钟信号对应的第一控制编码。第四触发器，包括第七输入端、第八输入端和第四输出端，第二输出端耦合至第七输入端，第八输入端用于输入第三触发时钟信号，第三触发时钟信号为多个第一时钟信号中的一个；第四输出端用于输出与第三触发时钟信号对应的第一控制编码。67.第五触发器，包括第九输入端、第十输入端和第五输出端，第二输出端耦合至第九输入端，第十输入端用于输入第一触发时钟信号，第五输出端用于输出与第一触发时钟信号对应的第一控制编码。68.第六触发器，包括第十一输入端、第十二输入端和第六输出端，第四输出端耦合至第十一输入端，第十二输入端用于输入第四触发时钟信号，第四触发时钟信号为多个第一时钟信号中的一个；第六输出端用于输出与第四触发时钟信号对应的第一控制编码。69.同步电路的排布方式除了可以如图5所示外，第三级触发器还可以有3个触发器，根据ck0，ck90和ck180输出对应的code0，code90和code180，第四级触发器只需要一个触发器接收ck270输出对应的code270。70.当第一时钟信号有6个相位时，同步电路中的可以如图6所示的第三级触发器一样，包括3个触发器，而第四级触发器包括3个触发器，每个相位的时钟信号分别对应第三级触发器或第四级触发器中的一个触发器。即同步电路所同步的第一时钟信号的相位数量与第三级触发器和第四级触发器中触发器的数量相同。71.具体的，相位插值器的上级电路可以包括dcdr，由dcdr向同步电路提供第二控制编码。dcdr的结构示意图可参阅图7所示，dcdr中的触发器(dff)接收ck_q，并生成code_d。72.本技术实施例中，相位选择电路的结构示意图可参照图8所示，相位选择电路根据第一控制编码的映射关系确定一个时钟选择信号(phsel)，从多个第二时钟信号的8个相位中选择相位差为45度的第三时钟信号(以inp指代)和第四时钟信号(以inm指代)作为相位插值电路的输入(图中未示出)。73.本技术实施例中，相位插值电路一结构示意图可参照图9所示，该相位插值电路包括第一反相器(c1)、第二反相器(c2)、第一电流源(i1)、第二电流源(i2)和八个开关，相位插值电路的输出端(pi_out)通过第一开关(s1)和第二开关(s2)以及第一电流源连接至电源(avddl)，第三时钟信号通过第一反相器连接至第二开关，第一开关由同步控制编码控制；74.相位插值电路的输出端通过第三开关(s3)和第四开关(s4)以及第二电流源连接至电源，第四时钟信号通过第二反相器连接至第四开关，第三开关由同步控制编码控制；75.相位插值电路的输出端通过第五开关(s5)和第六开关(s6)接地，第三时钟信号连接至第五开关，第四时钟信号连接至第六开关；76.相位插值电路的输出端通过第七开关(s7)和第八开关(s8)接地，第四时钟信号连接至第七开关，第三时钟信号连接至第八开关。77.上述相位插值电路为电流模相位插值电路，相位插值电路包括第一通路和第二通路，第一通路包括第一反相器、第二反相器、第一电流源、第二电流源、第一开关、第二开关、第三开关和第四开关，第二通路包括第五开关、第六开关、第七开关和第八开关，第一通路用于将经过反相器反相的第三时钟信号和第四时钟信号连接至电源，第二通路用于将第三时钟信号和第四时钟信号接地。本技术实施例中，当第一通路连通时，第二通路必然断开，对应的，当第二通路连通时，第一通路必然断开。第一开关和第三开关由同步控制编码控制的方式可以是，相位插值电路根据与目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码，确定第一插值强度值pi《7:0》和第二插值强度值pib《7:0》，其中，由第一插值强度值控制第一开关，由第二插值强度值控制第三开关，示例性的，目标时钟信号对为{ck0和ck45}，则同步控制编码为code0。即，第一通路由时钟信号inp、inm及第一插值强度值和第二插值强度值控制；第二通路由inp和inm控制。本技术实施例的插值波形示意图具体可参照图10所示，其中inp为实线，inm为虚线，在inp和inm中较早的下降沿到来后，pi_out的上升速度由pi《7:0》和pib《7:0》决定，并且，inp和inm的电平一个下降和两个都下降时，pi_out电平上升斜率不一样，inp和inm电平都下降时pi_out电平上升的斜率最大，pi_out以固定速度上升，直到达到峰值，具体可以参照图10中inp和inm的电平第一次下降的时刻的inp、inm和pi_out的波形。inp，inm两者都变高后，pi_out被拉低。驱动时钟信号的一个时钟周期(1ui)内包括第一时刻(t1)和第二时刻(t2)，第一时刻为相位插值电路的输入到输出的延迟，第二时刻为同步电路下一次同步第一控制编码的时间段，本技术实施例通过加快inp，inm和pi_out的边沿，减少第一时刻，增大第二时刻，第二时刻大于第一时刻，提供了同步时间窗口，使得同步电路可以及时同步第一控制编码，并将第一控制编码发送给相位插值电路。78.请参阅图11，如图11所示的相位插值电路另一结构示意图，该相位插值电路包括第一反相器(c1)、第二反相器(c2)、第一电流源(i1)、第二电流源(i2)和八个开关，相位插值电路的输出端(pi_out)通过第一开关(s1)和第二开关(s2)以及第一电流源接地，第三时钟信号通过第一反相器连接至第二开关，第一开关由同步控制编码控制；79.相位插值电路的输出端通过第三开关(s3)和第四开关(4)以及第二电流源接地，第四时钟信号通过第二反相器连接至第四开关，第三开关由同步控制编码控制；80.相位插值电路的输出端通过第五开关(s5)和第六开关(s6)连接电源(avddl)，第三时钟信号连接至第五开关，第四时钟信号连接至第六开关；81.相位插值电路的输出端通过第七开关(s7)和第八开关(s8)连接电源，第三时钟信号连接至第七开关，第四时钟信号连接至第八开关。82.上述可能的实施方式中，相位插值电路包括第一通路和第二通路，第一通路包括第一反相器、第二反相器、第一电流源、第二电流源、第一开关、第二开关、第三开关和第四开关，第二通路包括第五开关、第六开关、第七开关和第八开关，第一通路用于将经过反相器的第三时钟信号和第四时钟信号接地，第二通路用于将第三时钟信号和第四时钟信号连接至电源，第一通路和第二通路不同时连通，相位插值电路还可以通过同步控制编码控制第一通路的连通，具体的，相位插值电路可以根据同步控制编码生成第一插值强度值和第二插值强度值，基于第一插值强度值控制第一开关，基于第二插值强度值控制第三开关。83.如图12为本技术实施例提供的另一种相位插值电路的结构示意图，相对于图9所示的相位插值电路，相位插值电路还可以包括第九开关(s9)和第十开关(s10)，第五开关通过第九开关连接插值时钟信号的输出节点，第七开关通过第十开关连接插值时钟信号的输出节点，第九开关由第一相位区域控制信号(a_regin)控制，第十开关由第二相位区域控制信号(b_region)控制。第一相位区域控制信号和第二相位区域控制信号可以相位插值电路的信号干扰。第一相位区域控制信号和第二相位区域控制信号为同步电路根据目标时钟信号对结合预设确定方式确定的，该确定方式由同步控制编码提供，确定方式示意图如图13所示，其中a_regin为inp超前inm区域的信号，作为第一相位区域控制信号，b_region为inm超前inp区域的信号，以目标时钟信号对为ck0和ck45为例，即inp的相位为0°，inm的相位为45°，则选择相位为0°的inp和相位为45°的inm之间区域的a_regin作为相位插值电路中第一相位区域控制信号，选择相位为45°的inm和相位为90°的inp之间区域的b_region作为第二相位区域控制信号。其中，第一相位区域控制信号和第二相位区域控制信号中一个为高电平信号，另一个为低电平信号，即第九开关和第十开关同一时间只有一个开关导通。具体的，相位选择电路根据第一控制编码确定时钟选择信号也可以根据图13所示的确定方式确定，示例性的，该时钟选择信号指示选择相位相差45的第二时钟信号。84.如图14为本技术实施例提供的另一种相位插值电路的结构示意图，相对于图9所示的相位插值电路，相位插值电路还可以包括电容(c)，插值时钟信号的输出节点通过该电容连接电源(avddl)，该电容可以用于电路滤波。85.如图15为本技术实施例提供的另一种相位插值电路结构示意图，相对于图11所示的相位插值电路，该相位插值电路还可以包括电容(c)，插值时钟信号的输出节点通过该电容接地，该电容可以用于电路滤波。86.本技术实施例的相位插值器不需要被插值的第一时钟信号和第二时钟信号有较缓的上升或下降边沿，相位插值电路的线性度随频率变化小，相位插值电路和相位选择器电路不需要设计特定的电源供电，输入到输出的延迟小，可采用同步方式更新相位插值器code。本技术实施例采用同步方式更新插值器code后，不需要对code进行编码，每次code更新可以多步跳变且无毛刺，应用在dcdr结构中可以实现较大的展频范围。87.请参阅图16，如图16所示为本技术实施例提供的时钟信号的相位插值方法的示意图。88.1601.根据多个具有不同相位的第一时钟信号生成多个第一控制编码。89.本技术实施例中，多个具有不同相位的第一时钟信号可以是一个时钟周期内相位为0°的时钟信号(ck0)、相位为90°的时钟信号(ck90)、相位为180°的时钟信号(ck180)和相位为270°的时钟信号(ck270)，相位插值器可以根据多个第一时钟信号生成对应的多个第一控制编码(code0，code90，code180，code270)，其中，多个具有不同相位的第一时钟信号中的每个对应一个第一控制编码，示例性的，ck0对应code0，ck90对应code90，ck180对应code180，ck270对应code270，实现第一时钟信号与第一控制编码的同步。90.1602.根据多个第一控制编码从多个具有不同相位的第二时钟信号选择目标时钟信号对。91.本技术实施例中，相位插值器可以接收想要插值的多个具有不同相位的第二时钟信号(clk《7:0》)，即一个时钟周期内相位为0°的时钟信号(ck0)、相位为45°的时钟信号(ck45)、相位为90°的时钟信号(ck90)、相位为135°的时钟信号(ck135)、相位为180°的时钟信号(ck180)、相位为225°的时钟信号(ck225)、相位为270°的时钟信号(ck270)和相位为315°的时钟信号(ck315)，其中，第二时钟信号相位的数量为第一时钟信号相位的数量的两倍，第二时钟信号包括与第一时钟信号相同相位的时钟信号。其中，目标时钟信号对包括一个第三时钟信号和一个第四时钟信号，相位插值器可以根据第一控制编码，从多个第二时钟信号中选择具有预设相位差值的一个第三时钟信号和一个第四时钟信号作为一个目标时钟信号对。示例性的，目标时钟信号对可以为{ck0和ck45，ck90和ck135，ck180和ck225，ck270和ck315}中的一个。92.1603.根据目标时钟信号对确定同步控制编码，并根据目标时钟信号对和同步控制编码确定插值时钟信号。93.本技术实施例中，相位插值器可以根据与上述目标时钟信号对中的时钟信号相同相位的第一时钟信号对应的第一控制编码作为同步控制编码，然后将该同步控制编码结合目标时钟信号对，生成插值时钟信号。94.可选的，相位插值器还可以根据插值时钟信号生成驱动时钟信号；将驱动时钟信号发送给同步电路，同步电路为生成多个第一控制编码的电路。具体的，相位插值器可以对上述插值时钟信号进行延迟，以获得增加驱动能力了的驱动时钟信号，并将该驱动时钟信号驱动同步电路生成多个第一控制编码。具体的，同步电路中的多个触发器分别经过驱动时钟信号和多个第一时钟信号的延时，其中，经过多个第一时钟信号延时的触发器输出的调整后的控制编码为上述的第一控制编码。即，同步电路中的触发器的数量与第一时钟信号的相位数量有关，每个相位的第一时钟信号至少对应一个触发器。95.可选的，同步电路包括多个触发器，多个触发器中的每个触发器用于输入一个触发时钟信号，并用于输出一个调整后的控制编码，触发时钟信号为多个第一时钟信号中的一个或驱动时钟信号，多个触发器中至少部分触发器输出的调整后的控制编码为多个第一控制编码中的一个。96.可选的，步骤1601还可以是相位插值器根据驱动时钟信号对第二控制编码进行延时；根据多个具有不同相位的第一时钟信号和延迟后的第二控制编码生成多个第一控制编码。具体的，相位插值器生成多个第一控制编码之前，还可以先使用驱动时钟信号对第二控制编码进行延时，然后再与多个具有不同相位的第一时钟信号结合，生成同步的多个第一控制编码。97.可选的，相位插值器根据目标时钟信号对和同步控制编码确定插值时钟信号还可以是，先根据同步控制编码确定第一相位区域控制信号和第二相位区域控制信号，然后结合确定的第一相位区域控制信号和第二相位区域控制信号，共同确定上述插值时钟信号。98.本技术实施例中，相位插值器可以生成与时钟信号同步的控制编码，并对想要插值的时钟信号分别使用同步的控制编码进行插值，解决了现有技术中无法采用同步控制编码的方式消除毛刺的问题，实现了同步控制编码对时钟信号进行插值。99.在本技术的各个实施例中，如果没有特殊说明以及逻辑冲突，不同的实施例之间的术语和/或描述具有一致性、且可以相互引用，不同的实施例中的技术特征根据其内在的逻辑关系可以组合形成新的实施例。可以理解的是，在本技术的实施例中涉及的各种数字编号仅为描述方便进行的区分，并不用来限制本技术的实施例的范围。100.以上对本技术实施例所提供的相位插值器进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的一般技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。









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