一种复用锁相环的近场无线同步双向数据传输电路 专利技术说明

电子通信装置的制造及其应用技术1.本发明涉及模拟与混合信号集成电路领域，具体涉及一种复用锁相环的近场无线同步双向数据传输电路。背景技术：2.近年来，可植入医疗设备和芯片产业飞速发展。绝大部分的可植入式医疗设备都需要与外界进行数据通信，而在传统的有线数据传输中导线与皮肤接触，可能造成伤口感染。为了保证患者安全，无线数据传输(wireless data transfer，wdt)技术被广泛研究和应用。在应对帕金森、脑卒中等疾病时，需要在感知体内信号的同时，向体内输入功能性电刺激(functional electrical stimulation,fes)，从而实时地对身体状况进行诊断和应对。这往往需要利用同步双向无线传输技术，利用上行链路将采集到的生物信号从体内可植入设备传输到体外终端，同时利用下行链路对体内器官产生电刺激。3.传统的下行数据链路采用二进制相移键控(binary phase shift keying,bpsk)调制技术,受限于锁相环锁定时间的限制，数据传输速率往往难以提高。传统的上行数据链路采用负载键控调制(load shift keying,lsk)，通过调节体内负载阻抗，对上行数据进行调制并传输，在能量传输的应用场景中会消耗近一半的功率，导致能量恢复效率低。而改进的脉冲负载键控调制方式虽然提高了能量恢复效率，但由于缺乏时钟信号，难以控制调制的时刻和调制信号的脉冲宽度，导致数据传输速率低，且无法实现与下行链路同步传输。技术实现要素：4.本发明克服上述现有技术的不足，利用时分复用的锁相环技术，结合辅助锁定电路，提出一种复用锁相环的近场无线同步双向数据传输电路，解决了近场双向数据传输无法同步的问题，有利于提高片上系统(system on chip,soc)集成度，提高上行和下行数据传输速率，降低链路的整体功耗。5.本发明的技术解决方案如下：6.一种复用锁相环的近场无线双向同步数据传输电路，包括上行数据链路和下行数据链路，所述的上行数据链路包括体内的上行数据调制电路、以及体外的上行数据解调电路，所述的下行数据链路包括体内的迟滞比较器、复用锁相环电路和启动电路、以及体外的下行数据调制电路，所述的上行数据链路和下行数据链路共用片外电容/电感，所述的片外电容/电感，包括由体外的主线圈和体内的次线圈构成的耦合线圈，体外的扼流线圈、电容cp和电容cs以及体内的电容cc，用于传递调制后的上行/下行数据波形；其特点在于，7.所述的上行数据调制电路，用于产生上行数据传输的启动信号，产生上行数据的调制时钟up_clk和上行同步信号sys2，并对上行数据进行调制，使上行数据在上行同步信号sys2为高电平时传输；8.所述的迟滞比较器，用于接收次线圈上的波形，并将线圈上的电压信号转换为下行二进制数字已调信号，输入至复用锁相环电路；9.所述的复用锁相环电路，用于接收下行二进制数字已调信号，并结合数字电路恢复出恒定周期、频率为fc的载波信号carrier，所述的载波信号与所述的下行二进制数字已调信号相“同或”得到恢复的下行数据dn_rx，所述的载波信号同时作为时钟信号输入所述的上行数据调制电路以对上行数据进行调制；10.所述的启动电路，用于先后产生三个时序信号，即输入并使能所述的迟滞比较器的数据传输使能信号en_data、输入并使能所述的复用锁相环中的压控振荡器的压控振荡器使能信号en_vco、输入并使能所述的复用锁相环中的辅助锁定电路的复位模块使能信号en_rs；11.所述的下行数据调制电路，用于在体外对下行数据进行调制，将频率为fc的载波信号分频后得到下行调制时钟dn_clk和下行同步信号sys1，使下行数据在下行同步信号sys1为低电平时传输，同时下行调制时钟dn_clk输入上行数据解调电路，以对上行数据进行解调；12.所述的上行数据解调电路，用于在体外解调上行数据，得到恢复的上行数据up_rx。13.所述的迟滞比较器用于将接收线圈rx上的电压信号转换为数字信号。输入对管由2个pmos构成，将输入电压转化为电流信号，为二极管连接的nmos充电，所述的二极管连接的nmos的漏极与输入pmos的漏极交叉相连，连接处的充/放电电压分别对反相器连接的nmos/pmos对进行控制，输出电平即为比较结果。上述输出电平再通过一个反向缓冲器后，与所述复用锁相环电路的输入相连。14.所述的复用锁相环电路包括鉴频鉴相—电荷泵电路，三阶环路滤波器，压控振荡器和复用电路模块。所述的鉴频鉴相—电荷泵电路比较所述的迟滞比较器的输出数字信号和锁相环反馈的数字信号，在所述两信号的上升沿触发，将它们的相位差转化为电压信号，进而通过电流泵电路转化为电流信号，对后续电路进行控制。同时在所述的复用电路模块产生的“reset”为高电平时，即下行数据翻转或上行数据进行调制时，所述的鉴频鉴相——电荷泵电路失效，以保持所恢复出的系统载波时钟。15.所述的三阶环路滤波器由环路电容c1、c2、c3与环路电阻r1、r2构成，以达到补偿环路相位裕度，提高锁相环输出信号的频谱纯度，保证环路正常工作的目的，输出为“vco_in”。16.所述的压控振荡器由三个反相器连接的nmos/pmos对首尾相连，构成振荡环路，当启动信号置高电平时，电路开始产生振荡信号。振荡信号的频率由电流镜电路所提供的电流决定，而电流镜的镜像电流为所述的“vco_in”所控制mos管和电阻所在的支路决定。当“vco_in”信号变化时，压控振荡器的输出信号频率会随之变化，从而使锁相环的输出反馈信号跟踪锁相环的输入信号。17.所述的复用电路模块包括逻辑门电路和辅助锁定电路。所述的压控振荡器的输出作为时钟信号，与d触发器以及辅助锁定电路的控制时钟相连。压控振荡器的输出经过二分频电路，得到载波信号“carrier”，此信号与所述的bpsk调制电路中频率为fc的时钟保持同步，作为上行数据传输的同步时钟。“carrier”与锁相环输入信号作为输入通过同或门，输出信号通过锁存器，即得到恢复出的下行二进制数据“dn_rx”。进一步地，通过数字门电路和辅助锁定电路，输出“rs”信号，当下行二进制数据翻转时，“rs”会产生一定时长的高电平脉冲。所述的“rs”信号与下述的上行数据调制电路产生的“dmod”作为输入通过或门，输出“reset”信号与所述的鉴频鉴相——电荷泵电路(131)的使能信号相连，在“reset”信号为高电平时(即“rs”或“dmod”为高电平时)锁相环失效，以保持“carrier”的相位不变。进一步地，为了区分所述的锁相环的功能，将“dn_rx”与低电平信号通过选择器，所述的选择器由下述的上行数据调制电路(31)产生的“sys2”信号控制，当“sys2”为低电平时，锁相环进行下行数据解调，锁相环的反馈信号由“dn_rx”和所述的“carrier”同或得到；当“sys2”为高电平时，锁相环进行上行数据调制，锁相环的反馈信号由低电平和所述的“carrier”同或得到。18.所述的启动电路由一个环形振荡器，一个计数器和三个与门、三个d触发器构成。环形振荡器输出一个振荡的方波信号，该方波信号通过所述的计数器，得到三个的计数信号d《0:2》，以及这三个信号反相后的信号dn《0:2》。基于上述的六个信号、与门以及d触发器的组合，先后输出三个时序的启动信号“en_data”，“en_vco”和“en_rs”，分别输入到所述的迟滞比较器，压控振荡器和复用电路模块(134)，以保证系正常启动工作。19.所述的耦合线圈由主线圈(体外)，次线圈(体内)构成。当进行下行数据传输时，主线圈作为发射线圈而次线圈作为接收线圈；当进行上行数据传输时，主线圈作为接收线圈而次线圈作为发射线圈。20.所述的上行数据链路包括植入体内(前端)的上行数据调制电路和体外(后端)的上行数据解调电路。21.上行数据调制电路的启动信号由上述恢复出的下行数据“dn_rx”控制，当下行数据调制发射电路的启动信号被人为置高电平时，会产生一个数据周期的系统启动信号，导致下行数据接收信号“dn_rx”翻转一个数据周期，进而使上行数据解调电路中的启动信号永久置高电平，从而使体内外的启动信号达到同步。当启动信号置高电平后，应用数字模块产生上行数据调制时钟和系统同步信号。调制后的上行二进制数据信号经过d触发器同步，通过两个反相器，输出通过一个d触发器并与自身同时输入异或门，输出即为控制上行数据发射端开关的信号“dmod”。上行数据在所述的系统同步信号为高电平时传输。上行数据翻转后，在调制时钟的下一个上升沿时“dmod”会产生一个“carrier”时钟周期的高电平脉冲，在此期间次线圈两端短路，从而达到幅度调制的目的。22.所述的上行数据解调电路包括包络检波器，低通滤波器和动态比较器。所述的包络检波器输入由所述的主线圈(体外)和谐振电容连接处分压得到，与运算放大器的负输入端相连；运算放大器的输出通过电流镜连接的pmos连接到充/放电电容的上级板和二极管连接的nmos的栅极，作为包络检波器的输出，同时连接到运算放大器的正输入端从而形成反馈。所述的低通滤波器将上述包络检波器的输出信号通过pmos开关，所述的pmos开关由下行数据调制发射电路产生的系统同步信号所控制，以保证后续电路仅在系统同步信号为高电平即上行数据传输时工作。进而通过电阻、电容和运算放大器对信号进行放大和低通滤波，其输出信号再通过一阶的低通滤波器以后与输出信号自身同时输入动态比较器进行电平比较。动态比较器的时钟受所述的下行数据调制发射电路产生的调制时钟控制，输出即为恢复出的上行二进制数据。23.本发明与现有技术相比有以下有益效果：24.1、通过采用复用的锁相环电路，在系统同步信号为低电平时恢复下行数据并恢复系统时钟，在系统同步信号为高电平时调制上行数据并恢复系统时钟，从而达到无线双向同步数据传输的目的，提高了芯片集成度；设计并利用辅助锁定电路，在每次下行数据翻转时，使锁相环的控制信号从回路中被切断，从而消除了每次下行数据翻转时锁相环恢复锁定的时间，提高了下行数据传输速率。25.2、通过脉冲调制的方式进行上行数据传输，当上行数据翻转时，在一个时钟周期内完成幅度调制，使剩余时钟周期内交流信号的能量得以保留，从而减少了系统能量损耗；采用动态比较器对上行数据进行恢复，有利于恢复数据的准确性，降低了误码率，同时只在时钟的上升沿进行信号比较，从而降低了系统功耗。附图说明26.图1是本发明的总体结构框架示意图；27.图2是下行数据调制电路的结构示意图；28.图3是迟滞比较器的电路结构示意图；29.图4是复用锁相环的电路结构示意图；30.图5是复用锁相环电路中的鉴频鉴相——电荷泵电路结构示意图；31.图6是复用锁相环电路中的压控振荡器电路结构示意图；32.图7是启动电路结构示意图；33.图8是上行数据调制电路的结构示意图；34.图9是上行数据解调电路的结构示意图；35.图10是无线双向同步数据传输链路的关键信号时序图。具体实施方式36.下面结合实施例并参照附图对本发明进一步描述，但不应以此限制本发明的保护范围。37.请先参阅图1，图1是复用锁相环的近场无线双相同步数据传输链路的整体架构示意图，如图所示，一种复用锁相环的近场无线双向同步数据传输电路，包括上行数据链路和下行数据链路，所述的上行数据链路包括体内的上行数据调制电路、以及体外的上行数据解调电路，所述的下行数据链路包括体内的迟滞比较器、复用锁相环电路和启动电路、以及体外的下行数据调制电路，所述的上行数据链路和下行数据链路共用片外电容/电感，所述的片外电容/电感，包括由体外的主线圈和体内的次线圈构成的耦合线圈，体内的扼流线圈、电容cp和电容cs以及体外的电容cc，用于传递调制后的上行/下行数据波形。所述的下行数据调制电路采用数字门电路将频率为fc的载波信号分频后得到“dn_clk”和“sys1”信号，对下行数据进行调制，使下行数据在“sys1”为低电平时进行传输，同时作为时钟信号输入上行数据解调模块对上行数据进行解调。调制后的下行数据作为控制信号“vg”控制开关晶体管，所述的开关晶体管等效为开关，与cp，cs和发射线圈l1构成谐振环路。当“vg”为高电平时，所述的开关晶体管导通，cs和l1构成谐振电路；当“vg”为低电平时，所述的开关晶体管关断，cs，cp和l1构成谐振环路，从而将数字信号“vg”调制为所述的主线圈上的模拟电压信号。38.所述的次线圈和电容cc构成谐振回路，两端的电压分别输入所述的迟滞比较器，比较后的信号输入所述的复用锁相环电路。所述的复用锁相环电路包括鉴频鉴相——电荷泵电路，三阶环路滤波器，压控振荡器和复用电路模块。所述的启动电路先后产生三个时序的使能信号分别对所述的迟滞比较器、所述的压控振荡器，所述的复用电路模块进行使能，以保证系统正常工作。所述的复用锁相环电路恢复出下行数据“dn_rx”，并恢复出系统的载波信号“carrier”；39.所述的上行数据调制电路的输入为“carrier”信号，分频后作为上行数据的调制时钟。所述的上行数据调制电路利用数字门电路，生成调制的脉冲信号“dmod”，对接在次线圈两端的开关进行控制。当上行数据翻转时，“dmod”信号产生时长为一个“carrier”时钟周期的高电平脉冲，使上述的开关导通，即次线圈两端短路，从而使发射端tx节点感知到的电压信号幅度产生变化，已达到上行数据调制的目的。40.所述的上行数据解调电路包括包络检波器，两个低通滤波器和动态比较器。节点tx作为所述上行数据解调电路的输入，与上述的包络检测电路的输入相连，检测出的包络信号与pmos开关的源极相连，所述的pmos开关的栅极与所述的下行数据调制电路产生的时钟信号“sys1”相连，漏极连接第一个低通滤波器的输入，当“sys1”为高电平时传输上行数据，所述的pmos开关导通，后续电路开始工作。所述低通滤波器的输出信号经过交流放大器，得到的输出信号与第二个低通滤波器的输入相连，得到的输出与上述的交流放大器的输出信号同时输入动态比较器。所述动态比较器时钟信号为所述的下行数据调制电路产生的时钟信号“dn_clk”,比较后的信号经过二分频电路，得到恢复的上行数据“up_rx”。41.图2是下行数据调制电路结构示意图。数字调制分频模块1在启动信号置“1”时，将频率为fc的载波时钟x分频作为下行数据的发送时钟“dn_clk”，将“dn_clk”时钟y分频作为整个系统的同步信号“sys1”。二进制下行数据在“sys1”为低电平且“dn_clk”的上升沿时进行传输，被调制为“dn_tx”。在本实施实例中，x选择为6且y选择为32，即数据传输速率为2.26mbps，16个二进制数据作为一个数据包进行下行数据传输。同时，为了防止上行数据和下行数据产生干扰并便于校验数据，每个数据包的第一位和最后一位发送“0”信号。图2中所示的启动信号经过六个d触发器后，延迟了六个频率为fc的载波时钟周期，输出与启动信号同时通过异或门xor，输出信号为“st”。当体外的启动信号置为高电平时，“st”产生一个时长为一个二进制数据时长的脉冲，则体内端可以接收到此脉冲，体内端的电路同时启动工作，以达到保持体内和体外系统同步的目的。“st”与所述的“dn_tx”通过或门or,输出与频率为fc的时钟通过异或门以对二进制数据进行相移键控调制，输出通过d触发器，用频率为2*fc的时钟进行同步，防止毛刺的产生，输出通过缓冲器buf形成已调信号“vg”，对开关晶体管nmos的栅极进行控制。当数据为低电平和高电平时，“vg”信号会产生180度相位差。42.图3为迟滞比较器电路。输入对管m0和m1由2个尺寸为6μ：180n的pmos构成，将输入电压转化为电流信号，其漏极分别与二极管连接的m4与m5的nmos栅极相连。m2和m3对管的栅极分别与m5与m4的栅极相连，m2和m3对管的漏极分别与m0和m1的漏极交叉相连，构成正反馈回路。m2与m5尺寸的比例(亦即m3与m4尺寸的比例)相同，所述的比例越大即迟滞电压越大，优选地，比例选择为1.8：1。pmos管m6和m7的栅极分别由晶体管m0和m1充电，形成源漏极电流，与pmos管m8、m9构成的1:1电流镜一起对节点vo进行充电或放电，再经过一个反相器输出比较结果，作为信号“pll_in”输入所述的复用锁相环电路。43.图4是用复用锁相环的电路结构示意图。所述的迟滞比较输出信号“pll_in”与锁相环输出的反馈信号“pll_out”输入鉴频鉴相——电荷泵电路，将二者相位进行比较，并将二者的脉冲宽度差转化为电流信号，输如三阶环路滤波器进行滤波器和相位补偿。三阶环路滤波器的输出控制压控振荡器的频率，并通过复用电路模块，使得反馈信号“pll_out”与输入信号“pll_in”保持同步。44.图4中所示的复用电路模块压控振荡器的输出“vosc”二分频恢复出载波信号“carrier”。基于恢复的载波信号，下行数据通过同或门mx2和d触发器1解调，并通过锁存器得到恢复出的下行二进制数据dn_tx。当系统同步信号“sys1”为低电平时，复用锁相环电路作用为解调下行数据和载波信号，下行恢复数据“dn_tx”通过选择器和载波信号同时输入同或门mx3，得到反馈信号“pll_out”。当下行二进制数据翻转时，“rsy”被置位高电平，通过图示的辅助锁定电路，输出信号“rs”产生n个“vosc”时钟周期的高电平脉冲，在本实例中，优选地，n取为4.5。当“rs”为高电平时，非使能信号“reset”为高电平，所述的鉴频鉴相——电荷泵电路失效，由于锁相环的控制信号从回路中被切断，“vosc”保持其锁定频率，不会随“pll_in”信号的变化而变化。在4.5个“vosc”时钟周期后，“reset”恢复低电平，压控振荡器重新连接到锁相环。通过所述的复用电路模块，数据翻转时锁相环的锁定状态没有被破坏，消除了每次数据翻转时锁相环锁定的时间，从而可以提高下行数据速率。当系统同步信号“sys2”为1时，复用锁相环电路的作用是调制上行数据和恢复载波信号，由于“pll_in”的相位没有变化，故图中所示的选择器输出为低电平。同时，上行数据调制时次线圈两端短路而导致“pll_in”信号为持续的低电平，为了防止“pll_in”变化对载波信号“carrier”的影响，所述的上行数据调制电路产生的“dmod”与图中所示或门or的输入相连，当“dmod”为高电平即上行数据翻转时，鉴频鉴相——电荷泵电路的复位信号“reset”也为高电平，“vosc”保持其锁定频率，不会随“pll_in”信号的变化而变化。在dmod恢复低电平即上行数据完成调制后，“reset”恢复低电平，压控振荡器重新连接到锁相环。45.图5是复用锁相环电路中的鉴频鉴相—电荷泵电路结构示意图。所述的鉴频鉴相—电荷泵电路输入和反馈分别接在上升沿触发，下降沿复位的d触发器a和b的时钟输入端，同步后的信号“up”和“dn”作为与非门的输入，输出信号和“reset”信号输入或非门，控制两个d触发器(a和b)的使能端，以达到检测输入和反馈信号脉冲宽度差的目的。所述的“reset”由所述的复用电路模块(134)产生，用于在下行数据或上行数据转变之后的一段时间内使锁相环失效，以达到保持系统时钟的目的。“up”和“dn”以及d触发器a、b的反向输出信号“up_n”、“dn_n”分别接在晶体管m1、m2、m3、m4的栅极，以将检测到的电压差转化为电流信号，在m1，m3的漏极接入一个接成单位增益缓冲器的五管运放x1，以消除电荷分流的问题，保证电荷泵的稳定工作。输出信号作为“cp_out”，输入所述的三阶环路滤波器(132)。46.图6是锁相环电路中的压控振荡器电路结构示意图。所述的压控振荡器输入为所述的三阶环路滤波器的输出“vco_in”，控制晶体管m0的栅极，形成m0源漏电流，晶体管m1与m2-m6构成电流镜，晶体管m3为二极管连接，漏极与m2的漏极相连，且m3与m7-m9构成电流镜，为晶体管m10-m17提供电流。m10-m13以与非门形式连接，一个输入为使能信号“d_vco”；m14-m17为两个反相器连接，和所述与非门连接的m10-m13的另一个输入vo3和输出vo1首尾相连。c1-c3三个电容分别接在连接处vo1-vo3，构成正反馈，形成震荡信号vo3，通过缓冲器buf形成输出数字信号“vosc”。由于“vosc”的频率与反相器环路的延迟相关，而上述延迟与流过反相器连接晶体管的电流相关，也即电流镜镜像的m0源漏极电流相关，所以输入信号“vco_in”的大小可以控制输出“vosc”的震荡频率。47.图7是启动电路结构示意图；图中所示的环形振荡器由三个首尾相连的反相器和电容构成，输出振荡方波信号“clk_osc”。图中所示的计数器由“clk_osc”作为时钟信号，d0-d2可以看作三个分频器。在每个时钟上升沿，dff0-dff2的q输出开始发生翻转，而在时钟下降沿时刻，dff3-dff5将对应的数据采样并保存，生成三个计数信号d《0:2》和其反向信号dn《0:2》。上述的六个信号和图中的与门和d触发器d6-d8相组合，生成三个启动信号“en_data”，“en_vco”和“en_rs”，三个信号的上升沿分别间隔1个“clk_osc”时钟周期和2个“clk_osc”时钟周期，分别输入到所述的迟滞比较器，压控振荡器和复用电路模块，以保证系统正常启动工作。48.图8是上行数据调制电路的结构示意图。所述的恢复出的下行数据“dn_rx”信号作为启动信号输入通过d触发器和或门输入数字调制分频模块2。当图2启动信号置1时，由于所述的下行数据调制电路产生了一个数据周期的脉冲，所以图8中恢复出的下行数据“dn_rx”会翻转。由于耦合线圈的存在，图8中的启动信号会比图2中的启动信号延迟1-2个频率为fc的时钟周期，但相对于一个数据周期来说上述延迟比较小，且由于数字调制分频模块1和数字调制分频模块2使每个上行/下行数据包的第一位数据不会被调制，所以上述延迟不会影响上行和下行数据的调制时序，可以忽略不计。图中所示的数字调制分频模块2与图2所示的数字调制分频模块1功能基本相似：在启动信号置“1”时，将载波时钟(与频率为fc时钟信号同步)x分频作为上行数据的发送时钟“up_clk”，将“up_clk”时钟y分频作为整个系统的同步信号“sys2”。二进制上行数据在“sys2”为高电平且“up_clk”的上升沿时进行传输，被调制为“up_tx”。在本实施实例中，x选择为6且y选择为32，即上行数据传输速率为2.26mbps，16个二进制数据作为一个数据包进行上行数据传输。同时，为了防止上行数据和下行数据产生干扰并便于校验数据，每个数据包的第一位和最后一位发送“0”信号。由于启示信号几乎同时到来，“sys1”和“sys2”可以认为是系统的同步信号，系统在同步信号为低电平时进行下行数据传输，在同步信号为高电平时进行上行数据传输，以达到时分复用的效果。进一步地，上行数据“up_tx”通过图中所示的d触发器和异或门，产生调制信号“dmod”，当二进制上行数据翻转后,“dmod”信号在次线圈两端电压相等时(即“carrier”信号的上升沿)产生一个“carrier”时钟周期的高电平脉冲，以控制图1中所示开关s使其导通，使次线圈两端短路，使图1所示的tx节点产生先增幅后减幅震荡的脉冲，从而达到调制上行数据的目的。49.图9是上行数据解调电路的结构示意图,包括包络检测器，低通滤波放大器，动态比较器和二分频电路。当上行数据翻转时，图1所示的tx节点会产生一个先增幅后减幅震荡的脉冲，所以可以通过检测其包络来恢复上行数据。所述的“tx”节点经过电容分压以后，输入包络检测器中运算放大器的负输入端，运算放大器的输出通过1:100的电流镜为电容和等效为电阻的二极管连接晶体管n1充/放电，从而检测出信号“tx”的包络。因为“sys1”信号为低电平时下行数据恢复包络产生影响，所以包络信号通过一个“sys1”控制的晶体管开关。“sys1”信号为高电平即上行数据进行传输时，包络信号通过电阻r1、电容c1进行滤波器，滤除频率为fc的谐波，再通过电容c2和电阻r2、r3设置直流电平，通过负反馈连接的运算放大器进行信号的交流放大，得到输出信号“lpf1”,再将“lpf1”经过一阶低通滤波器得到其直流信号“lpf2”，将“lpf1”和“lp2”通过动态比较器电路，在所述的下行数据调制电路产生的“dn_clk”的上升沿对上述的两个信号电平进行比较，得到的结果进行二分频，输出即为恢复出的上行二进制数据“up_rx”。50.图10是无线双向同步数据传输链路的关键信号时序图。在a阶段时间内，体内的系统同步信号“sys1”为高电平，链路进行上行数据传输，体内的二进制上行数据“up_tx”在每个“up_clk”的上升沿被调制，使“dmod”产生一个时钟周期(频率为fc)的脉冲信号，并在体外恢复出二进制上行数据“up_rx”。在b阶段时间内，体外的系统同步信号“sys2”为低电平，链路进行下行数据传输，体外的二进制下行数据“dn_tx”在每个“dn_clk”的上升沿被调制，并在体内恢复出二进制上行数据“dn_rx”。如图所示，本实例中上行/下行数据以16个二进制数据为一个数据包进行传输，由于上行/下行数据包的首位不会被调制，所以a和b交叠的时间内系统只会进行上行数据调制，不会出现上行/下行数据同时调制而产生干扰的现象。如图所示，在本实例中等效的1.13mbps的上行/下行数据可以通过链路正确同步双向传输。









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