一种半导体器件、共源共栅级联器件及其制备方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本技术涉及半导体技术领域，具体而言，涉及一种半导体器件、共源共栅级联器件及其制备方法。背景技术：2.氮化镓材料是第三代半导体材料中重要的代表之一，其相比于硅基材料更加适用于功率半导体器件。常规的耗尽型氮化镓器件在栅压为零时，器件处于导通状态，即常通型器件，这对于工业应用是非常难以使用的。为了应对这一问题，业界通常采用将氮化镓器件和硅基器件级联得到的共源共栅级联器件来解决这一问题。3.虽然共源共栅级联器件可以实现器件的常断，但是这种器件也存在一些缺点，例如硅基器件中由于漏极和源极间电压不稳容易造成硅基器件失效，因此，需要在共源共栅级联器件引入电容和电阻来提高器件的可靠性。4.现有引入电容和电阻的共源共栅级联器件在封装时，由于氮化镓器件、硅基器件、电容和电阻分别需要单独贴装至封装框架内，故，不仅会因为贴装工艺之间的差异增加封装难度，而且还会导致封装后的器件整体体积较大。技术实现要素：5.本技术的目的在于，针对上述现有技术中的不足，提供一种半导体器件、共源共栅级联器件及其制备方法，以改善现有引入电容和电阻的共源共栅级联器件在封装时存在封装难度较高且封装尺寸过大的问题。6.为实现上述目的，本技术实施例采用的技术方案如下：7.本技术实施例的一方面，提供一种半导体器件，包括衬底以及设置于衬底上的功能层，功能层包括无源区以及由无源区分隔的第一有源区和第二有源区，功能层的第一有源区用于形成主动器件，在功能层的第二有源区内设置有与第二有源区内的二维电子气形成电阻的电阻电极。由此，在进行级联封装时，可以使得常通型器件、常断型器件和半导体器件中的电阻电极进行级联，从而对应形成共源共栅级联器件，由此，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻直接内置于常通型器件的内部，可以有效的提高器件的可靠性。8.可选的，第二有源区呈折线形，电阻电极包括第一电极和第二电极，第一电极和第二电极分别位于折线形的相对两端。9.可选的，在功能层的第一有源区分别设置有用于形成主动器件的源极电极、漏极电极和栅极电极。10.本技术实施例的另一方面，提供一种半导体器件制备方法，方法包括：在衬底上形成功能层；去除功能层中部分区域的二维电子气以形成无源区以及由无源区分隔的第一有源区和第二有源区；在功能层的第一有源区内制作主动器件；在功能层的第二有源区内制作与第二有源区内的二维电子气形成电阻的电阻电极。由此，在进行级联封装时，可以使得常通型器件、常断型器件和半导体器件中的电阻电极进行级联，从而对应形成共源共栅级联器件，由此，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻直接内置于常通型器件的内部，可以有效的提高器件的可靠性。11.可选的，去除功能层中部分区域的二维电子气包括：通过掩膜图形在功能层上定义无源区以及由无源区分隔的第一有源区和第二有源区；通过刻蚀去除无源区的二维电子气。12.可选的，去除功能层中部分区域的二维电子气包括：通过掩膜图形在功能层上定义无源区以及由无源区分隔的第一有源区和第二有源区；通过绝缘离子注入去除无源区的二维电子气。13.本技术实施例的又一方面，提供一种共源共栅级联器件，包括常断型器件以及上述任一种的半导体器件，半导体器件中的主动器件为常通型器件，常通型器件、常断型器件和半导体器件中的电阻电极级联。由此，在进行级联封装时，可以使得常通型器件、常断型器件和半导体器件中的电阻电极进行级联，从而对应形成共源共栅级联器件，由此，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻直接内置于常通型器件的内部，可以有效的提高器件的可靠性。14.本技术实施例的再一方面，提供一种半导体器件制备方法，方法包括：提供衬底；在衬底上形成介质层，介质层包括电阻区和电容区；在介质层的电阻区制作电阻，在介质层的电容区制作电容极板，以由电容极板、介质层和衬底形成电容；将电容与电阻并联。由此，便可以在进行共源共栅级联器件的封装时，先对电阻和电容进行集成，使得两者并联后作为一个整体器件，然后可以通过直接将集成后的半导体器件贴装至封装框架内的方式实现电容和电阻的同时贴装，由此简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。15.可选的，在介质层的电阻区制作电阻，在介质层的电容区制作电容极板包括：在介质层上形成覆盖电阻区和电容区的高阻膜层；对电容区的高阻膜层进行离子注入以形成低阻膜层，低阻膜层作为电容极板；对电阻区的高阻膜层进行刻蚀以形成电阻。16.可选的，在介质层的电阻区制作电阻，在介质层的电容区制作电容极板包括：在介质层上形成覆盖电阻区和电容区的第一膜层；对电阻区的第一膜层进行离子注入以形成高阻膜层，对高阻膜层进行刻蚀以形成电阻；对电容区的第一膜层进行离子注入以形成低阻膜层，低阻膜层作为电容极板。17.本技术实施例的还一方面，提供一种半导体器件，包括衬底以及设置于衬底上的介质层，介质层包括电阻区和电容区，在介质层的电阻区设置电阻，在介质层的电容区设置电容极板，以由电容极板、介质层和衬底形成电容，电容和电阻并联。由此，便可以在进行共源共栅级联器件的封装时，先对电阻和电容进行集成，使得两者并联后作为一个整体器件，绝缘离子注入区；320-介质层；321-电阻区；322-电容区；330-第一膜层；331-高阻膜层；332-低阻膜层；340-金属互连；360-保护层。具体实施方式33.下文陈述的实施方式表示使得本领域技术人员能够实践所述实施方式所必需的信息，并且示出了实践所述实施方式的最佳模式。在参照附图阅读以下描述之后，本领域技术人员将了解本公开的概念，并且将认识到本文中未具体提出的这些概念的应用。应理解，这些概念和应用属于本公开和随附权利要求的范围内。34.应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。35.应当理解，当一个元件(诸如层、区域或衬底)被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件(诸如层、区域或衬底)被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。36.诸如“在…下方”或“在…上方”或“上部”或“下部”或“水平”或“垂直”的相关术语在本文中可用来描述一个元件、层或区域与另一个元件、层或区域的关系，如图中所示出。应当理解，这些术语和上文所论述的那些术语意图涵盖装置的除图中所描绘的取向之外的不同取向。37.本文中使用的术语仅用于描述特定实施方式的目的，而且并不意图限制本公开。如本文所使用，除非上下文明确地指出，否则单数形式“一(a)”、“一个(an)”和“所述”意图同样包括复数形式。还应当理解，当在本文中使用时，术语“包括”指明存在所述特征、整数、步骤、操作、元件和/或部件，但并不排除存在或者增添一个或多个其他特征、整数、步骤、操作、元件、部件和/或上述各项的组。38.除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)的含义与本公开所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样定义。39.请参阅图1，示出了一种现有共源共栅级联器件的封装示意图，在该器件中引入了电容和电阻，以此来提高器件的可靠性。在封装时，硅基器件、氮化镓器件、电容和电阻分别贴装至封装框架001内，由此，不仅会因为各个器件之间的贴装工艺的差异增加封装难度，而且因为每个器件之间需要具有一定的间距，还会导致封装后的器件整体体积较大。40.请继续参阅图1，为便于理解，采用现有共源共栅级联器件进行级联时，可以在封装框架001内的镀银区002贴装陶瓷基板003，然后在陶瓷基板003上设置两块间隔的陶瓷基板金属层004，将硅基器件贴装至其中的一块陶瓷基板金属层004，并使得硅基器件的漏极与硅基器件下方的陶瓷基板金属层004连接，然后将氮化镓器件贴装至封装框架001内的镀银区002，通过引线将硅基器件下方与硅基器件漏极连接的陶瓷基板金属层004和氮化镓器件的源极s2电性连接；通过引线将硅基器件的栅极g1连接至外部的栅极金属g；通过引线将硅基器件的源极s1连接至镀银区002，将氮化镓器件的栅极g2连接至镀银区002，实现硅基器件的源极s1与氮化镓器件的栅极g2电性连接，并将镀银区002引出至外部的源极s；通过引线将氮化镓器件的漏极d2引出至外部的漏极d；由此，使得漏极d、源极s和栅极g分别作为共源共栅级联器件的漏极、源极和栅极。41.此外，将电阻和电容贴装至封装框架001内，并且电阻和电容的两电极端分别与两块陶瓷基板金属层004电性连接，由此，实现电阻和电容的并联。42.本技术实施例的第一方面：43.请参阅图2，提供一种半导体器件，该半导体器件包括衬底160(图2中未示出)和功能层210，功能层210设置于衬底160之上，并且功能层210包括第一有源区110、第二有源区120和无源区130，通过无源区130将第一有源区110和第二有源区120进行分隔。具体的，在无源区130内的功能层210中不具有二维电子气，而在第一有源区110和第二有源区120内的功能层210中均设置有二维电子气，由此，通过无源区130便能够使得第一有源区110中的二维电子气和第二有源区120中的二维电子气形成电隔离。44.请继续参照图2，在功能层210的第一有源区110可以用于制作主动器件，例如常通型器件，更具体的，可以是氮化镓高电子迁移率晶体管(氮化镓hemt)。45.由于功能层210在第二有源区120内依然保留有二维电子气，因此，便可以在第二有源区120内的功能层210上制作电阻电极，通过电阻电极与第二有源区120内的二维电子气便能够形成电阻260，由此，便可以实现将电阻260直接内置到用于制作氮化镓hemt器件中，换言之，实现了电阻260与氮化镓hemt器件的集成，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻260的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻260直接内置于常通型器件的内部，可以有效的提高器件的可靠性。46.如图2所示，第二有源区120呈折线形，电阻260电极包括第一电极141和第二电极142，第一电极141和第二电极142分别位于折线形的相对两端，通过将第二有源区120设置为折线形，能够在增加电阻260阻值的同时，有效降低电阻260的占用面积，从而有助于器件体积的缩小。47.请继续参阅图2，当第一有源区110内的主动器件作为常通型器件，例如氮化镓hemt时，可以在第一有源区110内的功能层210上分别设置有源极电极s3、漏极电极d3和栅极电极g3，由此，通过源极电极s3、漏极电极d3和栅极电极g3配合第一有源区110内功能层210中的二维电子气，能够形成常通型器件。48.在本实施例中，功能层210可以包括设置于衬底160上的异质结，例如异质结包括依次设置于衬底160上的沟道层180和势垒层190，在沟道层180和势垒层190之间的异质界面处能够对应形成二维电子气。当然，如图3所示，功能层210还可以包括依次设置于衬底160上的缓冲层170和异质结，通过缓冲层170能够有效的提高异质结的外延质量，从而提高器件的性能。此外，如图3所示，还可以在异质结上方设置钝化层200，由此通过钝化层200能够抑制异质结表面态，同时，通过钝化层200还能够对形成源极电极s3、漏极电极d3和栅极电极g3进行绝缘隔离。49.在本实施例中，缓冲层170可以是gan层；沟道层180可以是gan层；势垒层190可以是algan；钝化层200可以是sin层。当然，应当知晓的是，本技术中所示出的仅为众多材质中的一部分，在实际设置时，可以根据需求合理选择。50.在本技术实施例的第一方面中，还提供一种半导体器件制备方法，该半导体器件制备方法用于制备本技术实施例的第一方面中的半导体器件。51.具体的，方法包括：52.s010：在衬底160上形成功能层210。53.如图3所示，首先提供衬底160，该衬底160可以是用于承载半导体集成电路元器件的基材，例如si、al2o3等。54.然后在该衬底160上沉积功能层210，沉积的方式可以是通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)等工艺进行，本技术对其不做限定，具体可以根据实际需求进行合理选择。55.s020：去除功能层210中部分区域的二维电子气以形成无源区130以及由无源区130分隔的第一有源区110和第二有源区120。56.如图4至图6所示，通过对功能层210部分区域的二维电子气进行去除，结合图2所示，从而对应形成无源区130以及被无源区130分隔的第一有源区110和第二有源区120。57.s030：在功能层210的第一有源区110内制作主动器件。58.如图2和图7所示，在第一有源区110内的功能层210分别设置有源极电极s3、漏极电极d3和栅极电极g3，由此，通过源极电极s3、漏极电极d3和栅极电极g3配合第一有源区110内功能层210中的二维电子气，能够形成常通型器件。59.s040：在功能层210的第二有源区120内制作与第二有源区120内的二维电子气形成电阻260的电阻电极。60.如图2所示，在功能层210的第二有源区120内制作电阻电极，通过电阻电极配合第二有源区120内的二维电子气形成电阻260。由此，便可以实现将电阻260的制作工艺融合至常通型器件的制备工艺中，换言之，通过将电阻260内置于常通型器件中，实现了电阻260与常通型器件的集成，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻260的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻260直接内置于常通型器件的内部，可以有效的提高器件的可靠性。61.需要说明的是，s040可以先于s030进行制作，即先形成电阻260后再在第一有源区110内制作主动器件。62.在通过s020去除功能层210中部分区域的二维电子气时，可以通过离子注入或刻蚀的方式进行，例如：63.当采用刻蚀的方式制备时，如图4所示，可以在功能层210上形成掩膜图形220，由此，通过掩膜图形220对功能层210的部分区域进行覆盖，同时也使得功能层210的另一部分区域露出(未被掩膜图形220覆盖)，使得在功能层210上定义出无源区130以及由无源区130分隔的第一有源区110和第二有源区120。如图5所示，对露出的功能层210进行刻蚀对应形成沟槽230，由此，破坏功能层210中的异质结，使得被刻蚀位置的二维电子气被去除，从而形成无源区130。当无源区130形成时，对应的剩余区域作为第一有源区110和第二有源区120，因此，可以通过掩膜图形220对应控制第一有源区110和第二有源区120的区域形状。64.在刻蚀功能层210时，可以仅去除露出的势垒层190；当然也可以是在去除露出的势垒层190后继续刻蚀一部分沟道层180，本技术对刻蚀深度不做限制，只要可以去除露出位置的二维电子气即可。如图4和图5所示，当在势垒层190上方还形成有钝化层200时，可以一并将露出的钝化层200刻蚀，由此，去除下方的二维电子气。65.当采用离子注入的方式制备时，如图4所示，同样可以在功能层210上形成掩膜图形220，由此，通过掩膜图形220对功能层210的部分区域进行覆盖，同时也使得功能层210的另一部分区域露出(未被掩膜图形220覆盖)，使得在功能层210上定义出无源区130以及由无源区130分隔的第一有源区110和第二有源区120。如图6所示，对露出的功能层210进行绝缘离子注入，例如f离子或n分子等，从而形成绝缘离子注入区240，通过绝缘离子注入区240能够去除对应位置的二维电子气，从而形成无源区130。同理，当无源区130形成时，对应的剩余区域作为第一有源区110和第二有源区120，因此，可以通过掩膜图形220对应控制第一有源区110和第二有源区120的区域形状。此外，采用离子注入的方式不会在功能层210的表面形成刻蚀的台阶差，更加有利于后续的工艺优化。66.在本技术实施例的第一方面中，还提供一种共源共栅级联器件，包括常断型器件以及本技术实施例的第一方面中任一种的半导体器件，半导体器件中的主动器件为常通型器件，由此，在进行级联封装时，可以使得常通型器件、常断型器件和半导体器件中的电阻电极进行级联，从而对应形成共源共栅级联器件，由此，在进行共源共栅级联器件的封装时，可以通过直接将半导体器件贴装至封装框架内的方式实现常通型器件和电阻260的同时贴装，从而简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。此外，将电阻260直接内置于常通型器件的内部，可以有效的提高器件的可靠性。应当理解的是，在进行级联时，可以参照图1的连接方式进行连接，本技术对此不做赘述。67.本技术实施例的第二方面：68.请参阅图8至图12，提供一种半导体器件制备方法，方法包括：69.s050：提供衬底310。70.如图8所示，该衬底310可以是si衬底。71.s060：在衬底310上形成介质层320，介质层320包括电阻区321和电容区322。72.如图8所示，在衬底310上形成介质层320，介质层320具有电阻区321和电容区322，应当理解的是，此处的电阻区321和电容区322均为虚拟区域，电阻区321即为后续制作电阻350的区域，电容区322即为后续制作电容的区域。73.s070：在介质层320的电阻区321制作电阻350，在介质层320的电容区322制作电容极板，以由电容极板、介质层320和衬底310形成电容。74.如图12所示，在介质层320的电阻区321制作电阻350；在介质层320的电容区322制作电容极板，通过电容极板、介质层320和衬底310形成电容，即电容极板和衬底310充当电容的上下极板，介质层320作为上下极板之间的介质。如此，实现了在同一衬底310上同时集成电阻350和电容。75.s080：将电容与电阻350并联。76.通过s070将电容和电阻350同时集成于同一衬底310后，可以将电容和电阻350进行并联，然后便可以在进行共源共栅级联器件的封装时，先对电阻350和电容进行集成，使得两者并联后作为一个整体器件，然后可以通过直接将集成后的半导体器件贴装至封装框架内的方式实现电容和电阻350的同时贴装，由此简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。77.在通过s070在介质层320的电阻区321制作电阻350，在介质层320的电容区322制作电容极板时，可以通过离子注入的方式进行，例如：78.一种实施方式：如图10所示，在介质层320上形成覆盖电阻区321和电容区322的高阻膜层331，然后在电阻区321的高阻膜层331上方形成掩膜图形220，通过掩膜图形220覆盖电阻区321的高阻膜层331，从而将电容区322的高阻膜层331露出，由此，如图11所示，对电容区322的高阻膜层331进行离子注入，从而使得电容区322的高阻膜层331形成低阻膜层332，将低阻膜层332作为电容极板，由此，使得电容极板配合介质层320和衬底310形成电容。此外，如图12所示，对电阻区321的高阻膜层331进行刻蚀，配合电阻350电极从而对应形成电阻350。79.一种实施方式：如图9所示，在介质层320上形成覆盖电阻区321和电容区322的第一膜层330，如图10所示，对第一膜层330进行离子注入从而在电阻区321形成高阻膜层331，如图11所示，然后在电阻区321的高阻膜层331上方形成掩膜图形220，通过掩膜图形220覆盖电阻区321的高阻膜层331，从而将电容区322的高阻膜层331(当然在其它实施方式中还可以是第一膜层330)露出，由此，如图11所示，对电容区322露出的高阻膜层331进行离子注入，从而使得电容区322的高阻膜层331形成低阻膜层332，将低阻膜层332作为电容极板，由此，使得电容极板配合介质层320和衬底310形成电容。80.在制作电容时，为了便于与电阻350进行并联，还可以在电阻350和电容上方形成保护层360，通过金属互连340的方式将电容极板引出。81.在通过s080将电阻350和电容进行并联时，可以使得电容极板与电阻350的第一电极141连接，使得衬底310与电阻350的第二电极142连接。82.在本技术实施例的第二方面中，还提供一种半导体器件，该半导体器件可以采用本技术实施例的第二方面中的半导体器件制备方法制备。具体的，半导体器件包括衬底310以及设置于衬底310上的介质层320，介质层320包括电阻区321和电容区322，在介质层320的电阻区321设置电阻350，在介质层320的电容区322设置电容极板，以由电容极板、介质层320和衬底310形成电容，电容和电阻350并联。由此，便可以在进行共源共栅级联器件的封装时，先对电阻350和电容进行集成，使得两者并联后作为一个整体器件，然后可以通过直接将集成后的半导体器件贴装至封装框架内的方式实现电容和电阻350的同时贴装，由此简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。83.本技术实施例的第二方面中，还提供一种共源共栅级联器件制备方法，方法包括：提供封装框架；在封装框架内贴装常断型器件和常通型器件；在封装框架内贴装本技术实施例的第二方面中任一种的半导体器件；将常断型器件、常通型器件以及半导体器件中的电阻350和电容级联，由此，便可以在进行共源共栅级联器件的封装时，先对电阻350和电容进行集成，使得两者并联后作为一个整体器件，然后可以通过直接将集成后的半导体器件贴装至封装框架内的方式实现电容和电阻350的同时贴装，由此简化了封装的步骤，降低了封装的难度和封装的成本，同时，也能够有效的减小封装后的整体体积。84.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。









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