一种三维集成结构射频电路及其制备方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明涉及射频电路技术领域，尤其涉及一种三维集成结构射频电路及其制备方法。背景技术：2.射频微系统技术是射频前端技术之一。射频微系统技术通过将硅基cmos(互补金属氧化物半导体，complementary metal oxide semiconductor，简称cmos)芯片与化合物芯片(如砷化镓芯片、氮化镓芯片等)集成，在有效利用化合物半导体芯片大功率、高击穿电压等优势的同时，发挥硅基电路的高速低功耗、制造成本低等优势，实现了器件及模块性能的最大化，提高了射频前端集成度。硅基芯片与化合物芯片集成方式包括表面贴装和嵌入式封装。3.表面贴装方式是将硅基芯片和化合物芯片贴装在电路板表面，通过引线键合实现硅基芯片与化合物芯片的互连。然而随着射频微系统向高性能、高集成度、低成本方向发展，引线键合方式因其尺寸较大和可靠性问题应用受到限制。4.嵌入式封装是在电路基板上开凹槽，微组装时将芯片粘接于凹槽底部，然后通过再布线的方式将不同的芯片进行互连。嵌入式封装相对于表面贴装方式可以减小射频微系统的封装尺寸，但其需要在电路基板开凹槽、再增加再布线层，封装后的尺寸仍然较大。技术实现要素：5.本发明实施例提供了一种三维集成结构射频电路及其制备方法，以解决现有射频电路集成结构尺寸大的问题。6.第一方面，本发明实施例提供了一种三维集成结构射频电路，包括：自上至下依次层叠的多个射频芯片，其中，所述射频芯片包括硅基射频芯片和化合物射频芯片，射频芯片的数量不少于3。各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层。基板层内部设有贯穿基板层的垂直金属通孔，所述垂直金属通孔连接电路层和再布线层。第二层至最底层射频芯片的电路层上设有互连凸点。两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。7.在一种可能的实现方式中，各相邻射频芯片之间的缝隙宽度不小于互连凸点的高度。8.在一种可能的实现方式中，所述射频芯片包括功率放大器芯片、限幅放大器芯片和硅基cmos芯片。9.在一种可能的实现方式中，所述化合物射频芯片包括砷化镓基射频芯片或氮化镓基射频芯片。10.在一种可能的实现方式中，所述互连凸点为金球凸点或金锡凸点。11.在一种可能的实现方式中，最下层射频芯片的再布线层的第二端设有焊球。上述再布线层上焊球之外的区域设有阻挡层。12.第二方面，本发明实施例提供了一种三维集成结构射频芯片的制备方法，包括：13.分别在各晶圆的正面制备电路层，所述晶圆包括硅晶圆和化合物晶圆，所述晶圆的数量不少于3。14.在各晶圆的背面制备贯穿晶圆的垂直金属通孔，其中，所述垂直金属通孔的上端连接所述电路层。15.在各晶圆的背面制备再布线层，其中，所述再布线层的第一端连接垂直金属通孔的下端。16.在各晶圆的电路层上制备互连凸点。17.对各晶圆进行切割得到多个射频芯片。18.将多个射频芯片按预设顺序定位、层叠后进行键合，得到三维集成结构射频电路，其中，两相邻射频芯片之间的再布线层的第二端连接下层射频芯片的电路层的互连凸点。19.在一种可能的实现方式中，所述键合的工艺包括热超声键合工艺或热压键合工艺。20.在一种可能的实现方式中，各相邻射频芯片之间的缝隙宽度不小于互连凸点的高度。21.在一种可能的实现方式中，所述射频芯片包括功率放大器芯片、限幅放大器芯片和硅基cmos芯片。22.本发明实施例提供一种三维集成结构射频电路及其制备方法，该射频电路包括：自上至下依次层叠的多个射频芯片，其中，射频芯片包括硅基射频芯片和化合物射频芯片，射频芯片的数量不少于3。各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层。基板层内部设有贯穿基板层的垂直金属通孔，垂直金属通孔连接电路层和再布线层。第二层至最底层射频芯片的电路层上设有互连凸点。两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。本发明通过将各硅基射频芯片和化合物射频芯片层叠，通过设于层间的再布线层和互连凸点实现层间连接，结合各层内的垂直金属通孔实现上下层射频芯片的功能电路相互连接，实现硅基射频芯片和化合物射频芯片的三维集成。垂直方向层叠集成结构占用面积小，减少了射频电路集成结构尺寸。附图说明23.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。24.图1是本发明实施例提供的一种三维集成结构射频电路的结构示意图；25.图2是本发明实施例提供的另一种三维集成结构射频电路的结构示意图；26.图3是本发明实施例提供的一种三维集成结构射频芯片的制备方法的流程图；27.图4为本发明实施例提供的制备方法步骤1的示意图；28.图5为本发明实施例提供的制备方法步骤2、3的示意图；29.图6为本发明实施例提供的制备方法步骤4的示意图；30.图7为本发明实施例提供的制备方法步骤5的示意图；31.图8为本发明实施例提供的制备方法步骤6的示意图。具体实施方式32.为了使本技术领域的人员更好地理解本方案，下面将结合本方案实施例中的附图，对本方案实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本方案一部分的实施例，而不是全部的实施例。基于本方案中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本方案保护的范围。33.本方案的说明书和权利要求书及上述附图中的术语“包括”以及其他任何变形，是指“包括但不限于”，意图在于覆盖不排他的包含，并不仅限于文中列举的示例。此外，术语“第一”和“第二”等是用于区别不同对象，而非用于描述特定顺序。34.以下结合具体附图对本发明的实现进行详细的描述：35.硅基芯片与化合物芯片集成方式包括表面贴装和嵌入式封装。表面贴装方式是将硅基芯片和化合物芯片贴装在电路板表面，通过引线键合实现硅基芯片与化合物芯片的互连。然而随着射频微系统向高性能、高集成度、低成本方向发展，引线键合方式因其尺寸较大和可靠性问题应用受到限制。36.嵌入式封装是在电路基板上开凹槽，微组装时将芯片粘接于凹槽底部，然后通过再布线的方式将不同的芯片进行互连。嵌入式封装相对于表面贴装方式可以减小射频微系统的封装尺寸，但其需要在电路基板开凹槽、再增加再布线层，封装后的尺寸仍然较大。37.本发明实施例提供了一种三维集成结构射频电路及其制备方法，以解决现有射频电路集成结构尺寸大的问题。38.图1为本发明实施例提供的一种三维集成结构射频电路的结构示意图。参照图1，该射频电路包括：自上至下依次层叠的多个射频芯片100，其中，射频芯片100包括硅基射频芯片和化合物射频芯片，射频芯片100的数量不少于3。各射频芯片100包括基板层101，设于基板层101上表面的电路层102，设于基板层101下表面的再布线层103。基板层101内部设有贯穿基板层101的垂直金属通孔104，垂直金属通孔104连接电路层102和再布线层103。第二层至最底层射频芯片100的电路层102上设有互连凸点105。两层射频芯片100之间的再布线层103包括第一端和第二端，其中，第一端连接垂直金属通孔104的下端，第二端连接下层射频芯片100的电路层102上的互连凸点105。39.射频电路包括多个射频芯片100。射频芯片100是用于处理射频信号的芯片。射频芯片100通常采用半导体工艺在晶圆的表面制备功能电路得到，呈扁平状。按照晶圆材料划分，射频芯片100包括硅基射频芯片和化合物射频芯片。硅基射频芯片基于硅晶圆制备得到。硅基芯片高速、低功耗、制备工艺成熟和成本低。化合物射频芯片的晶圆为化合物半导体材料，例如砷化镓、氮化镓等。化合物芯片的功率大、击穿电压高。硅基射频芯片与化合物射频芯片构成的射频电路同时具有功耗低、成本低、功率大和击穿电压高的优势。40.多个射频芯片100在垂直方向上依次层叠后，构成三维集成结构的射频电路。示例性的，射频芯片100的数量不少于3个，具体数量及类型可基于射频电路具体功能确定。示例性的，以射频芯片100设有功能电路的一面为正面，各射频芯片100正面向上依次层叠构成三维集成结构的射频电路。41.射频芯片100包括基板层101、电路层102和再布线层103。电路层102设于基板层101的上表面，即正面。再布线层103设于基板层101的下表面，即背面。基板层101即制备射频芯片100的晶圆。基板层101的材料包括硅基和化合物半导体。电路层102即在晶圆表面制备的功能电路，例如功率放大电路、限幅放大电路。再布线层103可以是平面电路，例如，制备在基板层101背面与其它电路无交叉的平面金属线。再布线层103也可以是非平面电路，例如，包括多层介质层、金属通孔和层间平面金属线的立体电路。42.基板层101内部设有垂直金属通孔104。垂直金属通孔104贯穿基板层101。垂直金属通孔104连接所处基板层101上表面的电路层102和下表面的再布线层103。电路层102通过垂直金属通孔104、再布线层103实现与下层射频芯片100的电连接。示例性的，通过刻蚀基板层101制备得到垂直通孔，通过电镀填充得到垂直金属通孔104。43.第二层至最底层射频芯片100的电路层102上设有互连凸点105。两层射频芯片100之间的再布线层103包括第一端和第二端，其中，第一端连接垂直金属通孔104的下端，第二端连接下层射频芯片100的电路层102上的互连凸点105。示例性的，电路层102的一端设有互连凸点105，另一端连接所处层的垂直金属通孔。电路层102通过互连凸点105与上层射频芯片100的再布线层103电连接，通过所处层的垂直金属通孔104、再布线层103与下层射频芯片100连接。上层射频芯片100下表面的再布线层103与下层射频芯片100上表面的互连凸点105连接，实现上下层射频芯片100的电连接。44.射频芯片100的垂直方向的厚度尺寸远小于水平方向的长宽尺寸。层叠后的多个射频芯片100占用电路板的面积，远小于嵌入式封装的占用面积。层叠后各射频芯片100间的互连距离较短，传输损耗更小。45.本发明实施例通过将各硅基射频芯片和化合物射频芯片层叠，通过设于层间的再布线层103和互连凸点105实现层间连接，结合各层内的垂直金属通孔104实现上下层射频芯片100的功能电路相互连接，实现硅基射频芯片和化合物射频芯片的三维集成。垂直方向层叠集成结构占用面积小，减少了射频电路集成结构尺寸。46.在一种可能的实现方式中，互连凸点105为金球凸点或金锡凸点。相较于传统的铜材料、锡铅材料，采用金作为互连凸点105的材料，互连凸点105的5传输损耗更小，传输性能更好。47.示例性的，再布线层103为平面电路。通过互连凸点105连接上层的再布线层103与下层的电路层102，上下层射频芯片100间形成缝隙，可增加射频芯片100的散热面积。48.在一种可能的实现方式中，各相邻射频芯片100之间的缝隙宽度不小于互0连凸点105的高度。本发明实施例通过互连凸点105在上下层射频芯片100之49.间形成散热缝隙，增加了散热性能，减少了热膨胀，进而降低了两种不同膨胀系数材料体系的射频芯片100热膨胀不匹配。50.在一种可能的实现方式中，射频芯片100包括功率放大器芯片、限幅放大器芯片和硅基cmos芯片。51.5示例性的，射频芯片100的数量为3。示例性的，各射频芯片100自上至52.下依次为功率放大器芯片、限幅放大器芯片和硅基cmos芯片。功率放大器芯片和限幅放大器芯片的基板层101材料相同。本发明实施例将功率大、产热多的功率放大器芯片置于最上层，增加了散热性能，降低了热膨胀不匹配。53.示例性的，各射频芯片100自上至下分别为低噪声限幅放大器芯片、功率0放大器芯片和硅基cmos控芯片。54.在一种可能的实现方式中，化合物射频芯片包括砷化镓基射频芯片或氮化镓基射频芯片。示例性的，功率放大器芯片和限幅放大器芯片为砷化镓基射频芯片或氮化镓基射频芯片。55.图2是本发明实施例提供的另一种三维集成结构射频电路的结构示意图。5参照图2：56.在一种可能的实现方式中，最下层射频芯片100的再布线层103的第二端设有焊球106。上述再布线层103上焊球106之外的区域设有阻挡层107。最下层射频芯片100的再布线层103的第一端连接垂直金属通孔104，第二端设有焊球106。在射频电路封装时，上述焊球106与电路板连接。示例性的，通过植球工艺设置焊球106。示例性的，焊球106材料为无铅焊盘、锡铅焊料。示例性的，在最下层射频芯片100的下表面、再布线层103的下表面、焊球106之外的区域设有阻挡层107。在射频电路封装时，阻抗层实现射频电路与电路板之间的绝缘。57.图3是本发明实施例提供的一种三维集成结构射频芯片的制备方法的流程图。参照图3，上述制备方法，包括：58.在s1中、分别在各晶圆的正面制备电路层102，其中，晶圆包括硅晶圆和化合物晶圆，晶圆的数量不少于3。59.示例性的，晶圆的数量为3。图4为本发明实施例提供的制备方法步骤1的示意图。示例性的，分别在3个晶圆的正面制备功能不同的电路层102。示例性的，晶圆包括硅晶圆和化合物晶圆。示例性的，按照功能划分，电路层102包括功率放大电路、低噪声放大电路和cmos控制电路。60.在s2中、在各晶圆的背面制备贯穿晶圆的垂直金属通孔104，其中，垂直金属通孔104的上端连接电路层102。61.示例性的，通过刻蚀、电镀填充工艺在射频芯片100内制备垂直金属通孔104。示例性的，垂直金属通孔104为hot-via垂直互连结构。62.在s3中、在各晶圆的背面制备再布线层103，其中，再布线层103的第一端连接垂直金属通孔104的下端。63.示例性的，通过图形化电镀工艺制备再布线层103。图5为本发明实施例提供的制备方法步骤2、3的示意图。参照图5，垂直金属通孔104贯穿晶圆的上下表面，垂直金属通孔104的上端连接电路层102、下端连接再布线层103的第一端。64.本技术实施例采用后通孔工艺制作，即先完成射频芯片100正面电路层102的制备，然后再进行刻蚀、电镀形成垂直金属通孔104，避免在后续刻蚀通孔时损伤正面电路层102。65.在s4中、在各晶圆的电路层102上制备互连凸点105。66.示例性的，通过金球打球工艺在射频芯片100的电路层102的焊盘位置制备互连凸点105。示例性的，金球打球工艺包括单球工艺或双球工艺。示例性的，互连凸点105为金球凸点、金锡凸点的一种或组合，其中金球凸点采用金球打球工艺制作而成，金-锡凸点采用电镀工艺制作而成。图6为本发明实施例提供的制备方法步骤4的示意图。互连凸点105设于电路层102上。67.在s5中、对各晶圆进行切割得到多个射频芯片100。68.对各晶圆分别进行切割形成多个单颗射频芯片100。示例性的，切割工艺包括激光切割或砂轮划片。示例性的，制备得到的射频芯片100包括低噪声放大芯片、功率放大芯片、cmos控制芯片。图7为本发明实施例提供的制备方法步骤5的示意图。单个射频芯片100包括基板层101、电路层102、再布线层103、垂直金属通孔104和互连凸点105。69.在s6中、将多个射频芯片100按预设顺序定位、层叠后进行键合，得到三维集成结构射频电路，其中，两相邻射频芯片100之间的再布线层103的第二端连接下层射频芯片100的电路层102的互连凸点105。70.示例性的，通过热超声键合工艺将切割后的得到的射频芯片100堆叠键合，形成三维垂直互连结构。图8为本发明实施例提供的制备方法步骤6的示意图。71.本发明实施例制备方法得到的射频电路将各硅基射频芯片和化合物射频芯片层叠，通过设于层间的再布线层103和互连凸点105实现层间连接，结合各层内的垂直金属通孔104实现上下层射频芯片100的功能电路相互连接，实现硅基射频芯片和化合物射频芯片的三维集成。垂直方向层叠集成结构占用面积小，减少了射频电路集成结构尺寸。72.本发明实施例将多颗射频芯片100通过垂直互连的方式堆叠而成，实现功率放大器芯片、限幅放大器芯片和硅基cmos芯片的系统集成。通过本发明实施例提供的封装结构及制备方法，可以实现射频微系统的一体化设计，提高系统的集成度，进一步降低封装尺寸。73.在一种可能的实现方式中，键合的工艺包括热超声键合工艺或热压键合工艺。74.在一种可能的实现方式中，各相邻射频芯片100之间的缝隙宽度不小于互连凸点105的高度。75.在一种可能的实现方式中，射频芯片100包括功率放大器芯片、限幅放大器芯片和硅基cmos芯片。76.在一种可能的实现方式中，在s6之后还包括：在最底层射频芯片100的再布线层103的下表面上制备焊球106。77.示例性的，通过回流工艺焊接焊球106。示例性的，采用漏球工艺制成焊球106。示例性的，通过植球工艺形成焊球106。78.以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。









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