一种TPC探测器的前端读出电子学电路 专利技术说明

测量装置的制造及其应用技术一种tpc探测器的前端读出电子学电路技术领域1.本发明涉及核技术应用领域，特别是关于一种tpc(时间投影室)探测器的前端读出电子学电路。背景技术：2.重离子碰撞实验是实验室研究冷密核物质性质近乎唯一的手段。低温高密核物质测量谱仪(csr external-target experiment，cee)将是中国第一台运行于gev能区的、完全自主研制的大型核物理实验装置。该谱仪研制完成后，将运行于兰州重离子研究装置(hirfl)40mev低温能区的重粒子碰撞实验中，从而促进低温和高重子数密度条件下核物质的相结构、高密低温时的非对称核物质状态方程等问题的研究。3.cee由大型磁铁和多种探测器组成，作为核心探测器之一的tpc，具有高接受度、高计数率和大面积的特点，用于实现π、p、d、t、3he、4he等轻带电粒子的测量以及三维径迹的精确重构。为了实现上述物理目标，对配套读出电子学的设计指标要求是：1)模拟测量通道15000路；2)mip约为1.4fc；3)动态范围为：1.2fc～100fc；4)最高可处理事例率高达20khz。4.然而，现有技术中并没有满足上述全部指标的可处理128路tpc探测器输入信号的前端读出电子学电路。技术实现要素：5.针对上述问题，本发明的目的是提供一种能够处理128路tpc探测器输入信号的tpc探测器的前端读出电子学电路。6.为实现上述目的，本发明采取以下技术方案：第一方面，提供一种tpc探测器的前端读出电子学电路，包括输入连接器、asic芯片、电平适配转换模块、电流和温度监测电路、fpga芯片、时钟电路、硬件复位电路以及电源输入接口；7.若干所述输入连接器分别连接tpc探测器，用于获取tpc探测器输出的模拟信号；8.若干所述asic芯片分别连接对应所述输入连接器，用于基于触发模式，对对应所述输入连接器获取的模拟信号进行采样和数据处理，对处理后的探测器数据组帧并输出串行链路数据至对应所述电平适配转换模块；9.所述电流和温度监测电路用于实时监测每一所述asic芯片和fpga芯片供电管脚的电流信号和壳体温度信号；10.所述fpga芯片用于对所述asic芯片进行配置，确定所述asic芯片的触发模式；对所述电平适配转换模块发送的串行链路数据进行数据处理；11.所述时钟电路用于为所述fpga芯片提供工作时钟；12.所述硬件复位电路用于进行硬件初始化；13.所述电源输入接口用于连接电源，为该前端读出电子学电路的各用电部件进行供电。14.进一步地，还包括同步时钟输入接口、同步触发输入接口和sfp光纤接口；15.所述同步时钟输入接口用于从外部输入同步时钟，实现全部前端读出电子学电路之间的时间戳同步；16.所述同步触发输入接口用于当前端读出电子学电路配置在有触发的触发模式时从外部输入有效触发信号；17.所述sfp光纤接口用于连接光纤介质，将缓存在所述fpga芯片内的数据处理后的串行链路数据输出至后端daq电路。18.进一步地，所述asic芯片的数量为四个，每一所述asic芯片内均设置有：19.32路模拟输入通道，用于获取对应所述输入连接器获取的tpc探测器输出的1路模拟信号；20.32个模拟信号处理单元，用于对tpc探测器输出的1路模拟信号进行放大和整形处理，输出处理后的模拟信号；21.32个adc电路，用于对各所述模拟输入通道输入的tpc探测器输出信号进行模数转换；22.32个数字信号处理单元，用于对模数转换后的tpc探测器数据组成子包帧头和子包数据，并输出组帧后的tpc探测器数据；23.11条异步差分串行链路，用于将组帧后的tpc探测器数据即串行链路数据输出至电平适配转换模块。24.进一步地，所述fpga芯片内设置有复位管理模块、指令收发模块、驱动模块、触发判选模块、同步时钟管理模块、系统时钟管理模块、探测器数据管理模块、探测器数据轮询发送模块和遥测轮询模块；25.所述复位管理模块用于接收硬件复位信号或复位控制信号，生成异步硬件复位信号，并发送至所述fpga芯片内的其他模块以及所有所述asic芯片；26.所述指令收发模块用于接收配置或控制指令，进行判选后提取配置参数和生成控制信号，并输出至所述fpga芯片内对应的功能模块；以及当接收到查询指令后，读取应答状态参数，组成应答指令帧；27.所述驱动模块用于对全部所述asic芯片进行配置和控制；28.所述触发判选模块用于通过所述同步触发输入接口接收触发信号，进行有效性判选和脉宽处理后扇出至所有所述asic芯片，使得所述asic芯片进入一次数据采集和处理过程；29.所述同步时钟管理模块用于根据外部输入的同步时钟，生成整个前端读出电子学电路使用的同步时间戳并向所述探测器数据轮询发送模块提供时间戳数据；以及向所述触发判选模块提供触发信号；30.所述系统时钟管理模块用于接收本地时钟，并通过内部的数字锁相环电路，生成不同频率的工作时钟；31.所述探测器数据管理模块用于当接收到启动采集指令后，控制所述asic芯片处于工作状态并接收所述asic芯片的串行链路数据，进行处理后得到tpc探测器的缓存数据；32.所述探测器数据轮询发送模块用于实时轮询缓存数据，读取非空缓存数据并发送所述至光纤通信模块；33.所述遥测轮询模块用于实时获取每一所述asic芯片和fpga芯片供电管脚的电流信号和壳体温度信号，并进行模数转换。34.进一步地，所述fpga芯片内还设置有断电保护模块，用于从所述遥测轮询模块实时获取每一所述asic芯片供电管脚的电流信号并与预先设定的断电阈值进行对比，若电流信号连续超过断电阈值预设次数，则控制所述asic芯片断电。35.进一步地，所述探测器数据管理模块的数量为四个，每一所述探测器数据管理模块内均设置有：36.11个串并转换模块，用于基于配置或控制指令，同时接收对应所述asic芯片的串行链路数据，进行串并转换、校验筛选和合并后得到并行数据；37.11个一级缓存写控制模块，用于对对应所述串并转换模块输出的并行数据进行判读校验，如果判断出并行数据的数据格式和数值正确，则将若干并行数据进行合并后输出至对应一级fifo模块中进行缓存，直到该所述异步差分串行链路输出的数据完毕为止；38.3个一级读出二级写入控制模块，用于汇总合并多个所述一级fifo模块中的数据，并转存至二级fifo模块。39.第二方面，提供一种128路读出验证系统，包括：40.如权利要求1至6任一项所述的tpc探测器的前端读出电子学电路；41.触发子系统，用于向所述tpc探测器的前端读出电子学电路提供输入信号和触发信号；42.工控机，用于配置所述tpc探测器的前端读出电子学电路为无触发模式和有触发模式两种触发模式；43.daq电路，用于发送配置或控制指令至所述tpc探测器的前端读出电子学电路，以及接收所述tpc探测器的前端读出电子学电路发送的tpc探测器的缓存数据、每一asic芯片和fpga芯片供电管脚的电流信号和壳体温度信号。44.第三方面，提供一种128路读出验证系统的使用方法，包括：45.构建如权利要求7所述的128路读出验证系统；46.对前端读出电子学电路中的fpga芯片进行全局复位后，等待接收daq电路下发的配置或控制指令；47.daq电路下发触发模式配置指令至fpga芯片，fpga芯片解析后输出至asic芯片，确定asic芯片的触发模式；48.daq电路下发asic同步指令至fpga芯片，fpga芯片解析后输出至asic芯片，进行fpga芯片与asic芯片的同步；49.daq电路下发启动采集指令至fpga芯片，fpga芯片解析后产生启动采集控制信号，使得fpga芯片处于等待接收asic芯片串行链路数据状态；50.各asic芯片根据配置的触发模式，对tpc探测器输出的模拟信号进行处理后通过电平适配转换模块输出至fpga芯片；51.fpga对电平适配转换模块输出的串行链路数据进行数据处理后输出至daq电路；52.daq电路对接收的数据进行二次汇总后转发至工控机，完成一次触发信号的数据处理过程；53.实验结束时，daq电路下发停止采集指令至fpga芯片，fpga芯片解析后产生停止采集控制信号至fpga芯片，前端读出电子学电路停止工作。54.进一步地，还包括：55.在tpc探测器的数据处理过程中，fpga芯片中的遥测轮询模块并行运行，不断将每一asic芯片和fpga芯片供电管脚的电流信号和壳体温度信号进行缓存，并连续刷新，当接收到遥测轮询指令后，将最新的状态参数填入应答帧后上行反馈至工控机。56.进一步地，还包括：57.当某一asic芯片在运行过程中因出现单粒子闩锁现象而导致芯片功耗异常增大、并保持功耗过载状态时，fpga芯片中的断电保护模块监测到该异常状态后，对异常asic芯片进行断电；在确认排除异常后，通过指令再次使得该asic芯片重新单独上电，继续工作。58.本发明由于采取以上技术方案，其具有以下优点：59.1、本发明采用的asic芯片可对输入的tpc探测器信号采样处理后，直接输出带有通信协议帧的数据包至fpga芯片，从而能够省却外置adc芯片及相关电路，进一步提高电路集成度，实现装置小型化和低功耗设计目标。60.2、本发明最高可处理粒子事件率达到50khz，且支持连续无触发模式，满足tpc探测器在更高流强下的信号处理与读出需求，同时，为了兼容现有读出电子学架构，还支持传统的有触发模式，能够全波形记录绝大部分有效事件，进一步提升数据精度和探测器系统粒子鉴别能力。61.3、本发明由于设置有asic芯片，支持过阈零压缩功能和脉冲积分求和零压缩功能，能够滤除大部分无效数据，从而提高有效数据传输带宽。62.4、本发明的fpga芯片设置有光纤通信模块，传输带宽达到3.125gbps，能够满足在无触发全波形采样模式下，大块数据高速实时传输的需求。63.5、本发明设计有多重硬件保护和固件数据检错机制，可靠性和安全性较高，环境适应性强。64.6、由于粒子束团中会偶尔含有高能粒子而产生过载信号，致使asic芯片发生深度饱和甚至是闩锁效应，从而导致其功耗异常增大，为避免asic芯片长时间功率过载造成工作异常甚至烧毁,本发明设置有电流和温度监测电路监测每一asic芯片供电管脚的电流信号和温度信号，电流信号由fpga芯片实时读取，当fpga芯片监测到过载电流，则直接控制asic芯片断电，从而起到保护作用。65.7、本发明的硬件设计集成度更高，能耗更低，安全性和可靠性高、工作适应性强。66.8、本发明的fpga芯片除接收和处理asic芯片输出的tpc探测器数据外，还实现对全部asic芯片的配置、电源控制、温度及电流监测等功能。另外，fpga芯片还能够灵活的使能asic芯片的工作通道，从而最大限度的节省功耗。67.综上所述，本发明可以广泛应用于tpc探测器中。附图说明68.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。在整个附图中，用相同的附图标记表示相同的部件。在附图中：69.图1是本发明一实施例提供的前端读出电子学电路整体结构示意图；70.图2是本发明一实施例提供的fpga芯片的结构示意图；71.图3是本发明一实施例提供的fpga芯片中系统时钟管理模块的结构示意图；72.图4是本发明一实施例提供的fpga芯片通过光纤下行传输配置和控制指令的格式示意图；73.图5是本发明一实施例提供的fpga芯片通过光纤上行传输应答指令示意图；74.图6是本发明一实施例提供的fpga芯片通过光纤上行传输数据包格式示意图；75.图7是本发明一实施例提供的fpga芯片中探测器数据管理模块的结构示意图；76.图8是本发明一实施例提供的fpga芯片中对asic芯片输出数据处理的整个工作流程示意图；77.图9是本发明一实施例提供的fpga芯片中断电保护模块的工作原理示意图；78.图10是本发明一实施例提供的128路读出验证系统的结构示意图；79.图11是本发明一实施例提供的测试信号为20khz时动态范围内的线性测试分析结果示意图；80.图12是本发明一实施例提供的单个时间窗内1us间隔双信号分辨测试结果示意图；81.图13是本发明一实施例提供的与tpc探测器对接后128路读出验证系统的结构示意图；82.图14是本发明一实施例提供的tpc探测器对接后铁放射源标定测试离线分析结果示意图。具体实施方式83.下面将参照附图更详细地描述本发明的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明的范围完整地传达给本领域的技术人员。84.应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。85.尽管可以在文中使用术语第一、第二、第三等来描述多个元件、部件、区域、层和/或部段，但是，这些元件、部件、区域、层和/或部段不应被这些术语所限制。这些术语可以仅用来将一个元件、部件、区域、层或部段与另一区域、层或部段区分开。除非上下文明确地指出，否则诸如“第一”、“第二”之类的术语以及其它数字术语在文中使用时并不暗示顺序或者次序。因此，以下讨论的第一元件、部件、区域、层或部段在不脱离示例实施方式的教导的情况下可以被称作第二元件、部件、区域、层或部段。86.前端读出电子学电路是探测器读出系统中的核心部件，用于实现tpc探测器输出信号的采样和处理，并将数字化数据组帧后传输到后端数据汇总(daq)电路。该电子学电路可批量复制，构建更高密度、多通道的中大型读出系统，可应用在粒子物理和核天体物理实验中，支持tpc探测器重构更为精确的三维运动径迹。本发明实施例提供的tpc探测器的前端读出电子学电路，不但能够满足cee中tpc探测器的全部指标要求(最高可处理事例率达50khz)，而且还具备集成度高、低功耗、高信噪比，兼容有触发或连续无触发的触发模式等特点，为高计数率、大面积气体探测器的信号读出提供了有力的技术支持，还可推广应用于加速器系统中束流剖面的测量。87.实施例188.如图1所示，本实施例提供一种tpc探测器的前端读出电子学电路100，包括输入连接器1、asic(专用集成电路)芯片2、电平适配转换模块3、电流和温度监测电路4、fpga(可编程的门阵列)芯片5、40mhz时钟电路6、125mhz时钟电路7、硬件复位电路8、同步时钟输入接口9、同步触发输入接口10、电源输入接口11和sfp光纤接口12。89.若干输入连接器1分别连接tpc探测器，用于获取tpc探测器输出的模拟信号。90.每一输入连接器1分别连接一对应asic芯片2，asic芯片2用于在有触发或连续无触发的触发模式下，对对应输入连接器1获取的tpc探测器输出的模拟信号进行采样、放大、整形和数字化处理，并对处理后的探测器数据组帧后输出串行链路数据至电平适配转换模块3。91.每一asic芯片2分别连接一对应电平适配转换模块3，电平适配转换模块3用于为适配asic芯片2中异步差分串行链路的slvs(scalable low voltage signaling，电平可调整的低压差分协议)标准，将asic芯片2的异步差分串行链路电平转换为fpga芯片5可识别的lvds差分信号(低电压差分信号)，将串行链路数据输出至fpga芯片5。92.电流和温度监测电路4用于实时监测每一asic芯片2和fpga芯片5供电管脚的电流信号以及每一asic芯片2和fpga芯片5的壳体温度信号。93.fpga芯片5用于进行全局复位；对asic芯片2进行配置；确定asic芯片2的触发模式；基于后端daq电路203下发的配置或控制指令生成应答指令返回至daq电路203；对电平适配转换模块3发送的串行链路数据进行读取、串并转换、判选和二次组帧后输出至daq电路203进行二次汇总。94.40mhz时钟电路6用于为fpga芯片5提供系统工作时钟。95.125mhz时钟电路7用于为fpga芯片5中的通信模块提供工作时钟。96.硬件复位电路8用于完成整个前端读出电子学电路100上电后的硬件初始化，尤其是asic芯片2进入默认空闲状态。97.同步时钟输入接口9用于从外部触发子系统(即实施例2中128路读出验证系统200的触发子系统201)输入40mhz同步时钟，实现全部前端读出电子学电路100之间的时间戳同步。98.同步触发输入接口10用于当前端读出电子学电路100配置在有触发的触发模式时从外部数据获取系统中的触发子系统201输入有效触发信号。99.电源输入接口11用于连接电源，为本发明的各用电部件进行供电。100.sfp光纤接口12用于连接光纤介质，将缓存在fpga芯片5内的数据处理后的串行链路数据以3.125gbps的高速率向后端daq(数据采集)电路传输。101.在一个优选的实施例中，asic芯片2的数量为四个。102.具体地，每一asic芯片2内均设置有32路模拟输入通道、32路模拟输入通道、32个模拟信号处理单元、32个adc(模数转换)电路、32个数字信号处理单元和11条异步差分串行链路。由于设置有32路模拟输入通道，因此一个前端读出电子学电路100可向tpc探测器提供128路信号处理通道，用于接收tpc探测器输出的模拟信号。103.asic芯片2内的每一模拟输入通道均对应1路模拟信号处理单元，模拟输入通道用于获取tpc探测器输出的1路模拟信号，模拟信号处理单元用于对tpc探测器输出的1路模拟信号进行放大和整形处理，将处理后的模拟信号输出至对应adc电路。104.每一模拟输入通道均对应一个10bit的adc电路，adc电路用于对处理后的tpc探测器模拟信号进行波形采样和模数转换，并输出至对应数字信号处理单元。105.数字信号处理单元用于对模数转换后的tpc探测器数据组成子包帧头和子包数据，并输出组帧后的tpc探测器数据至对应异步差分串行链路。106.异步差分串行链路用于将组帧后的tpc探测器数据即串行链路数据输出至电平适配转换模块3。107.具体地，为节省管脚，每一asic芯片2均采用11对异步差分串行链路输出32路模拟输入通道的数据，每一异步差分串行链路的传输速率为320mbps，则32路模拟输入通道得到的tpc探测器数据帧被分配至11路异步差分串行链路输出，即每三个模拟输入通道共享一个异步差分串行链路，最后两个模拟输入通道共享最后一个异步差分串行链路。每一异步差分串行链路均按照通道顺序依次串行输出对应模拟输入通道的数据。108.在一个优选的实施例中，如图2所示，fpga芯片5内设置有复位管理模块5-1、指令收发模块5-2、iic驱动模块5-3、触发判选模块5-4、同步时钟管理模块5-5、系统时钟管理模块5-6、探测器数据管理模块5-7、探测器数据轮询发送模块5-8、遥测轮询模块5-9、断电保护模块5-10和光纤通信模块5-11，其中，探测器数据管理模块5-7的数量与asic芯片2数量相同。109.复位管理模块5-1用于接收硬件复位电路8发送的硬件复位信号或指令收发模块5-2发送的复位控制信号，生成异步硬件复位信号，并发送至fpga芯片5内的其他模块以及所有asic芯片2，实现系统复位。110.指令收发模块5-2用于接收后端daq电路203发送的配置或控制指令，进行判选后得到正确格式的指令，提取配置参数和生成控制信号，并输出至fpga芯片5内对应的功能模块；以及当接收到查询指令后，读取应答状态参数(例如温度、电流等)，组成应答指令帧输出至daq电路203。111.iic驱动模块5-3用于实现对全部asic芯片2的配置和控制。112.触发判选模块5-4用于通过同步触发输入接口10接收触发信号，进行有效性判选和脉宽处理后扇出至所有asic芯片2，使得asic芯片2进入一次数据采集和处理过程。113.同步时钟管理模块5-5用于根据外部输入的40mhz同步时钟，生成整个前端读出电子学电路100使用的同步时间戳并向探测器数据轮询发送模块5-8提供6字节时间戳数据；以及向触发判选模块5-4提供触发信号脉宽判选时钟，以判断输入触发信号的有效性。114.系统时钟管理模块5-6用于接收40mhz电路输入的本地时钟，并通过内部的数字锁相环电路，生成不同频率的工作时钟，提供至fpga芯片5内的其他功能模块以及所有asic芯片2，具体如图3所示。115.探测器数据管理模块5-7用于当接收到工控机202下发的启动采集指令后，控制asic芯片2处于工作状态并接收asic芯片2的串行链路数据，进行串并转换、校验筛选和合并后得到并行数据，通过一级fifo(先进先出法)和二级fifo后，得到tpc探测器的缓存数据。116.探测器数据轮询发送模块5-8用于实时轮询缓存数据，读取非空缓存数据并发送至光纤通信模块5-11。117.遥测轮询模块5-9用于实时获取每一asic芯片2和fpga芯片5供电管脚的电流信号以及每一asic芯片2和fpga芯片5的壳体温度信号，并进行模数转换后通过状态流接口发送至光纤通信模块5-11。118.断电保护模块5-10用于从遥测轮询模块5-9实时获取每一asic芯片2供电管脚的电流信号并与预先设定的断电阈值进行对比，若电流信号连续超过断电阈值预设次数，则通过ldo(低压差线性稳压器)供电芯片控制asic芯片2断电。119.光纤通信模块5-11用于通过sfp光纤接口12将tpc探测器的缓存数据、每一asic芯片2供电管脚的电流信号和温度信号以及fpga芯片5的温度信号发送至daq电路203。120.具体地，光纤通信模块5-11采用aurora光纤通信模块5-11，前端读出电子学电路100与后端daq电路203之间，通过全双工光纤链路实现全部数据通信，其中，下行链路传输配置或控制指令的格式如图4所示；上行链路传输应答指令如图5所示；串行链路数据的数据包格式如图6所示，为变长数据包。121.具体地，探测器数据管理模块5-7的数量为四个，四个探测器数据管理模块5-7同时接收四个asic芯片2的44个串行链路数据，每一探测器数据管理模块5-7内均设置有11个串并转换模块、11个一级缓存写控制模块、11个一级fifo模块、3个一级读出二级写入控制模块和1个二级fifo模块。如图7所示，为一个探测器数据管理模块5-7的结构示意图。122.串并转换模块用于基于后端daq电路203下发的配置或控制指令，同时接收对应asic芯片2的串行链路数据，进行串并转换、校验筛选和合并后得到10bit并行数据，并输出至对应一级缓存写控制模块。123.一级缓存写控制模块用于对对应串并转换模块输出的10bit并行数据进行判读校验，如果判断出10bit并行数据的数据格式和数值正确，则将每6个时钟得到的60bit并行数据合并为64bit的数据输出至对应一级fifo模块(fstfifo)中进行缓存，直到该异步差分串行链路输出的数据完毕为止。124.一级读出二级写入控制模块用于汇总合并多个一级fifo模块中的数据，并转存至二级fifo模块，进而减少探测器数据轮询发送模块5-8的轮询次数，提高并行时效。125.具体地，由于每一探测器数据管理模块5-7均对应11个异步差分串行链路，每一异步差分串行链路均具备1个一级fifo模块，则3个一级读出二级写入控制模块不能等分11个一级fifo模块，因此一级fifo模块的数量与单个一级读出二级写入控制模块的多对一的关系为：两个4对1和一个3对1。这要求：一个一级fifo模块的存储空间应至少容纳一个异步差分串行链路输入3个探测器模拟输入通道的数据容量，1个一级读出二级写入控制模块能缓存至少4个一级fifo模块中全部数据的空间。126.具体地，如图8所示，为fpga芯片5对于asic芯片2的异步差分串行链路输出的串行链路数据的整个处理过程，从探测器数据管理模块5-7开始、经过探测器数据轮询发送模块5-8和光纤通信模块5-11后，串行链路数据最终被存入至工控机202的磁盘中。127.具体地，在整个fpga芯片5设计时，考虑到强辐照应用环境，对关键参数和控制信号进行了加固，对核心asic芯片2的电路设计有断电保护功能。128.具体地，在固件设计时，对于存储配置参数和关键控制信号的寄存器进行三模冗余加固，防止其被击中翻转从而导致运行出现故障甚至奔溃。129.具体地，由于asic芯片2属于纯进口器件，且采购数量有限，在固件设计时，断电保护模块5-10从遥测轮询模块5-9连续获取asic芯片2的电源电流，一旦连续检测到3次及以上电源电流超过断电阈值(该断电阈值由工控机202通过下行指令对断电保护模块5-10进行配置得到的)，则控制给对应异常asic芯片2供电的ldo电源芯片禁止输出，从而切断异常asic芯片2的工作电源，使其免于在长时间功耗过载的情况下被烧毁。断电保护模块5-10的原理如图9所示。130.在一个优选的实施例中，40mhz时钟电路6采用40mhz板载晶振。131.在一个优选的实施例中，sfp光纤接口12的数量为两个，采用双备份设计。132.在一个优选的实施例中，在数据检错方面，对tpc探测器的数据包头进行汉明码+奇偶校验机制，对数据部分添加crc校验机制。其中，asic芯片2的异步差分串行链路输入的每一模拟输入通道的串行链路数据包分为两个部分，分别是包头和数据两部分。133.在一个优选的实施例中，由于在工作过程中fpga芯片5发热量很大，为便于散热和更好的屏蔽环境噪声，前端读出电子学电路100在地层大面积覆铜并与前端读出电子学电路100板周围的安装定位孔联通，实现模拟地、数字地和屏蔽壳体地就近接地效果，从而提高信噪比。134.实施例2135.如图10、图13所示，本实施例提供一种128路读出验证系统200，对实施例1的tpc探测器的前端读出电子学电路进行单机验证测试(即不连接tpc探测器，验证系统利用信号源进行标定验证测试)，该128路读出验证系统200包括实施例1的tpc探测器的前端读出电子学电路100、触发子系统201、工控机202和daq电路203，再辅以其他电路模块和连接电缆构成。136.触发子系统201用于向tpc探测器的前端读出电子学电路提供输入信号和触发信号。137.工控机202用于配置tpc探测器的前端读出电子学电路为无触发模式和有触发模式两种触发模式。138.daq电路203用于发送配置或控制指令至tpc探测器的前端读出电子学电路，以及接收tpc探测器的前端读出电子学电路发送的tpc探测器的缓存数据、每一asic芯片2和fpga芯片5供电管脚的电流信号和温度信号。139.具体地，在有触发的触发模式下，信号源输入工程应用最高的20khz的指数衰减脉冲，如图11所示，进行了在动态范围内(1.2fc～100fc)的线性测试，由离线分析结果可知积分非线性误差＜0.29％，优于小于1％的指标要求；在有触发和无触发的触发模式下，均测试了对信号源输入的最小相邻为1us的波形信号分辨能力，由图12可知，两个波形分辨清晰，无堆叠情况发生，其中，纵坐标表示10bit的adc码字，横坐标表示时间，其中一个最小刻度表示200ns，两个波形间隔约占5个刻度，即为1us，满足工程指标要求。140.实施例3141.本实施例提供一种与tpc探测器原理小样机对接后，由单个前端读出电子学电路100构成的128路读出验证系统的使用方法，包括以下步骤：142.1)基于实施例1的tpc探测器的前端读出电子学电路，构建实施例2的128路读出验证系统200，如图13所示。143.2)对128路读出验证系统200的tpc探测器的前端读出电子学电路中的fpga芯片5进行全局复位，具体为：144.2.1)前端读出电子学电路100上电时，fpga芯片5内的复位管理模块5-1从硬件复位电路8接收硬件复位信号，生成异步硬件复位信号，并发送至fpga芯片5内的其他模块以及所有asic芯片2，实现前端读出电子学电路100的初始化。145.2.2)在工作过程中有可能需要再次对前端读出电子学电路100进行初始化复位，为避免采用重新加电的复位措施，还可以采用软件复位的方式，即fpga芯片5内的指令收发模块5-2收daq电路203发送的软件复位指令，生成复位控制信号发送至复位管理模块5-1，复位管理模块5-1生成全局复位信号，并发送至fpga芯片5内的其他模块以及所有asic芯片2，同样实现全局复位。146.具体地，在复位过程中，无论硬件复位还是软件复位，为避免异步复位引入毛刺，复位管理模块5-1对异步硬件复位信号采用同步释放的策略。147.3)复位完成后，前端读出电子学电路100进入空闲状态，等待接收后端daq电路203下发的配置或控制指令。148.4)daq电路203下发触发模式配置指令至fpga芯片5，经指令收发模块5-2解析后通过iic接口将配置参数输入至asic芯片2，确定asic芯片2的触发模式为有触发的触发模式或连续无触发的触发模式。149.5)daq电路203下发asic同步指令至fpga芯片5，经指令收发模块5-2解析后通过iic接口将配置参数输入至asic芯片2，进行fpga芯片5与asic芯片2的同步，具体为：150.5.1)daq电路203下发asic同步指令至fpga芯片5，经指令收发模块5-2解析后通过iic接口将配置参数输入至asic芯片2。151.5.2)asic芯片2从全部异步差分串行链路输出固定格式的50bit的同步包至fpga芯片5。152.5.3)在fpga芯片5中，每一asic芯片2对应的探测器数据管理模块5-7中的串并转换模块对输入的同步包进行串并转换、校验筛选和合并后得到并行数据。153.5.4)每一asic芯片2对应的探测器数据管理模块5-7中的一级缓存写控制模块对并行数据进行判读校验，判断并行数据是否符合通信协议，如果符合，则输出同步完成标志位；如果不符合，则输出错误标志位至串并转换模块，串并转换模块改变对异步差分串行链路的采样边沿，再次进行上述判定步骤，直到输出同步完成标志位。154.5.5)每一异步差分串行链路的同步标志位合并为44bit的同步状态值，填入同步状态查询应答指令包后发送至工控机202，工控机202接收到全部同步完成的状态参数后，转入下一步配置过程。155.6)在同步完成后，daq电路203下发启动采集指令至fpga芯片5，经指令收发模块5-2解析后产生启动采集控制信号至探测器数据管理模块5-7、探测器数据轮询发送模块5-8和光纤通信模块5-11等，使得fpga芯片5处于等待接收asic芯片2串行链路数据状态。156.7)各asic芯片2根据配置的触发模式，对tpc探测器输出的模拟信号进行采样、放大、整形和数字化处理后通过电平适配转换模块3输出至fpga芯片5，具体为：157.7.1)当配置为有触发的触发模式(该模式也是cee系统规定的触发模式)时，tpc探测器每探测到一个有效的粒子事件时，测试图13所示的128路读出验证系统200中的触发子系统201同时输出一个有效触发信号至前端读出电子学电路100的同步触发输入接口10。158.7.2)fpga芯片5读取有效触发信号，并扇出至所有asic芯片2，asic芯片2接收到触发信号后，立即对当前采集的tpc探测器输出的模拟信号进行采样、放大、整形和数字化处理后生成模拟通道数据包，并输出至对应异步差分串行链路。159.7.3)异步差分串行链路将组帧后的tpc探测器数据输出至电平适配转换模块3，电平适配转换模块3将asic芯片2的高速串行差分输出链路电平转换为fpga芯片5可识别的lvds差分信号。160.8)fpga对电平适配转换模块3输出的串行链路数据进行串并转换、格式判选、一级和二级缓存处理，并通过探测器数据轮询发送模块5-8查询读取并再次添加包头和时间戳等字段后(该过程也称为二次组帧)，通过光纤通信模块5-11输出至daq电路203。161.9)daq电路203对接收的数据进行二次汇总后通过pcie接口透明转发至工控机202，完成一次触发信号的数据处理过程。162.10)由于实验中存在多个粒子事件，因此产生多个触发信号，相应产生多次探测器数据处理和传输过程，重复步骤7)至8)完成所有触发信号的数据处理过程。163.11)在tpc探测器的数据处理过程中，fpga芯片5中的遥测轮询模块5-9并行运行，不断将每一asic芯片2和fpga芯片5供电管脚的电流信号以及每一asic芯片2和fpga芯片5的壳体温度信号等状态参数进行缓存，并连续刷新，当接收到遥测轮询指令后，将最新的状态参数填入应答帧后上行反馈至工控机202，从而便于用户监测前端电子学电路的运行状态。164.12)当某一asic芯片2在运行过程中因出现单粒子闩锁现象而导致芯片功耗异常增大，并保持功耗过载状态时，fpga芯片5中的断电保护模块5-10监测到该异常状态后，对异常asic芯片2进行断电，使其免于在长时间过载状态下被烧毁。在确认排除异常后，还可以通过指令再次使得该asic芯片2重新单独上电，继续工作。165.13)当实验结束时，daq电路203下发停止采集指令至fpga芯片5，经指令收发模块5-2解析后产生停止采集控制信号至fpga芯片5，前端读出电子学电路100停止工作。166.14)采用科学数据分析工具，对保存的数据进行离线处理，得到统计分析结果，实验结束。167.在实施例3中，采用5-5fe弱放射源对该测试系统进行标定，并对部分模拟输入通道的数据进行离线统计分析，得到5-5fe的全部通道的能量分辨指标，如图14所示，给出部分通道的能量分辨指标，由图可知，该前端读出电子学电路100对接tpc探测器后，得到的能量分辨指标为：＜12％，优于cee工程指标26％。168.上述各实施例仅用于说明本发明，其中各部件的结构、连接方式和制作工艺等都是可以有所变化的，凡是在本发明技术方案的基础上进行的等同变换和改进，均不应排除在本发明的保护范围之外。









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