氧化物半导体薄膜晶体管设备及其制造方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明涉及氧化物半导体薄膜晶体管设备及制造氧化物半导体薄膜晶体管设备的方法。背景技术：2.有机发光二极管(oled)元件在显示设备领域的应用正在扩大。oled元件是电流驱动的发光元件，因此不需要背光源。此外，oled元件具有实现低功耗、宽视角和高对比度的优点。3.有源矩阵oled显示设备包括像素电路，每个像素电路包括用于选择像素(子像素)的开关薄膜晶体管(tft)和用于向像素的oled元件供应电流的驱动tft。非晶硅tft、多晶硅tft或氧化物半导体tft可用于像素电路。4.氧化物半导体tft由于其诸如低漏电流和相对高的电子迁移率的特性，已经越来越多地用于显示设备的像素电路。氧化物半导体tft也应用于除显示设备之外的各种领域。技术实现要素：5.电路中的氧化物半导体tft需要具有不同的特性以满足其功能。例如，在用于控制电流驱动的发光元件的电路中，要求用于选择发光元件的开关tft具有漏极电流相对于栅极电压呈现出急剧上升的特性(低s值)。相反，要求驱动tft具有呈现出平缓上升的特性(高s值)。6.一种氧化物半导体薄膜晶体管设备，包括：基板和设置在所述基板上方的一个或多个氧化物半导体薄膜晶体管。所述一个或多个氧化物半导体薄膜晶体管包括第一氧化物半导体薄膜晶体管。所述第一氧化物半导体薄膜晶体管包括第一氧化物半导体层、设置在所述第一氧化物半导体层上方的第一顶栅电极、和第一源极/漏极电极。所述第一氧化物半导体层包括：在平面图中与所述第一顶栅电极重叠的第一沟道区域、和夹置所述第一沟道区域的两个第一低电阻区域。所述第一源极/漏极电极位于所述第一顶栅电极上方，并延伸穿过在平面图中与所述两个第一低电阻区域中的一个第一低电阻区域重叠的绝缘区域，以与所述两个第一低电阻区域中的所述一个第一低电阻区域接触。所述两个第一低电阻区域和所述第一沟道区域中的每一者都包括下非晶层和上结晶层，所述上结晶层的组成与所述下非晶层的组成相同。7.一种制造氧化物半导体薄膜晶体管设备的方法，包括：形成氧化物半导体层；在所述氧化物半导体层上方形成栅极绝缘层；在所述栅极绝缘层上方形成顶栅电极；以及通过使用所述顶栅电极作为掩模的电阻降低工艺在所述氧化物半导体层中形成低电阻区域。形成所述氧化物半导体层包括形成下非晶层，以及在形成所述下非晶层之后形成上结晶层。8.本发明的一个方面有助于在电路中包括具有期望特性的氧化物半导体tft。9.应当理解，前面的概述和以下详细描述都是示例性和解释性的，并且不限制本发明。附图说明10.图1示意性地示出了oled显示设备的配置示例；11.图2a示出了像素电路的配置示例；12.图2b示出了像素电路的另一配置示例；13.图2c示出了像素电路的又一配置示例；14.图3示意性地示出了本说明书的一个实施方式中的氧化物半导体tft的配置示例；15.图4是示意性示出图3所示的氧化物半导体tft的顶面的结构的平面图；16.图5示意性地示出了本说明书的另一实施方式中的氧化物半导体tft的配置示例；17.图6提供了具有图3所示配置的氧化物半导体tft的顶栅特性和底栅特性的测量结果；18.图7a示出了制造图3所示的氧化物半导体tft的方法的示例的一些步骤；19.图7b示出了制造图3所示的氧化物半导体tft的方法的示例的一个步骤；20.图7c示出了制造图3所示的氧化物半导体tft的方法的示例的一个步骤；21.图7d示出了制造图3所示的氧化物半导体tft的方法的示例的一些步骤；22.图8a示出了制造图5所示的氧化物半导体tft的方法的示例的一些步骤；23.图8b示出了制造图5所示的氧化物半导体tft的方法的示例的一个步骤；24.图8c示出了制造图5所示的氧化物半导体tft的方法的示例的一个步骤；25.图8d示出了制造图5所示的氧化物半导体tft的方法的示例的一些步骤；26.图9a示出了上结晶层的(111)面上的衍射点的方位分布；27.图9b示出了下非晶层的(111)面上的衍射点的方位分布；28.图9c提供了上结晶层的tem图像及其傅里叶变换图像；29.图9d提供了下非晶层的tem图像及其傅里叶变换图像；30.图10a示出了在沟道区域的(111)面上的衍射点的方位分布；31.图10b示出了源极/漏极区域的(111)面上的衍射点的方位分布；32.图11示出了包括具有不同s值的开关氧化物半导体tft和驱动氧化物半导体tft的像素电路的结构示例；33.图12示出了包括具有不同s值的开关氧化物半导体tft和驱动氧化物半导体tft的像素电路的另一结构示例；34.图13示出了包括两个tft的电路的结构示例；以及35.图14示出了包括两个tft的电路的另一结构示例。具体实施方式36.在下文中，将参考附图描述本发明的实施方式。应注意，实施方式仅为实施本发明的构思的示例，并不限制本发明的技术范围。附图中相同的元件由相同的附图标记表示，并且附图中的每个元件可以在尺寸和/或形状上被夸大以清楚地理解描述。37.概述38.以下描述采用有机发光二极管(organic light-emitting diode，oled)显示设备作为氧化物半导体薄膜晶体管(tft)设备的示例。本发明中的oled显示设备包括例如像素电路中的氧化物半导体薄膜晶体管(tft)。氧化物半导体tft的氧化物半导体层(有源层)包括下非晶层和上结晶层。氧化物半导体tft的这种结构使得容易在电路中包括具有期望特性的氧化物半导体tft。在本说明书中，远离基板的一侧被定义为上侧，而靠近基板的一侧被定义为下侧。39.此外，可选的底栅电极可以被包括在氧化物半导体层下方。然后，可以选择性地制造使用下非晶层作为沟道的底栅tft和使用上结晶层作为沟道的顶栅tft，以提供利用其不同tft特性的电路。本文公开的包括氧化物半导体tft的电路的特征配置可应用于显示设备中的像素电路或驱动器电路或不同于显示设备的设备中的电路。40.显示设备的配置41.图1示意性地示出了oled显示设备1的配置示例。oled显示设备1包括薄膜晶体管(tft)基板10、封装基板20、和粘合剂30(玻璃料密封件)，薄膜晶体管基板10上制造有有机发光元件(oled元件)，封装基板20用于封装该oled元件，粘合剂30用于将tft基板10与封装基板20接合。tft基板10和封装基板20之间的空间填充有干燥的氮气并用粘合剂30密封。封装基板20和粘合剂30构成结构封装单元。该结构封装单元可以具有薄膜封装(tfe)结构。42.在tft基板10的显示区域25外侧的阴极电极区域14的外围，设置有扫描驱动器31、发光驱动器32、驱动器ic 34和解复用器36。驱动器ic 34通过柔性印刷电路(flexible printed circuit，fpc)35连接到外部装置。扫描驱动器31和发光驱动器32是在tft基板10上制造的外围电路。43.扫描驱动器31驱动tft基板10上的扫描线。发光驱动器32驱动发光控制线以控制像素的发光时间段。例如，驱动器ic 34安装有各向异性导电膜(anisotropic conductive film，acf)。44.驱动器ic 34向扫描驱动器31和发光驱动器32提供电力和时序信号(控制信号)，且还向解复用器36提供电力和数据信号。45.解复用器36将驱动器ic 34的一个引脚的输出依次输出到d条数据线(d是大于1的整数)。解复用器36在每个扫描周期改变来自驱动器ic 34的数据信号的输出数据线d次，以驱动驱动器ic 34的输出引脚的d倍的数据线。46.像素电路的配置47.在tft基板10上制造多个像素电路，以控制要供应到子像素(也简称为像素)的阳极电极的电流。图2a示出了像素电路的配置示例。每个像素电路包括驱动晶体管t1、选择晶体管t2、发光晶体管t3和存储电容器c1。存储电容器c1用于存储要施加到驱动晶体管t1的栅极的信号电压。像素电路控制oled元件e1的发光。48.选择晶体管t2是用于选择子像素的开关(开关晶体管)。选择晶体管t2是n沟道型氧化物半导体tft，其栅极连接到扫描线16。其源极/漏极之一连接到数据线15。其源极/漏极中的另一个连接到驱动晶体管t1的栅极。49.驱动晶体管t1是用于驱动oled元件e1的晶体管(驱动tft)。驱动晶体管t1是n沟道型氧化物半导体tft，其栅极连接到选择晶体管t2的源极/漏极。驱动晶体管t1的源极/漏极之一连接到发光晶体管t3的源极/漏极。驱动晶体管t1的源极/漏极中的另一个连接到oled元件e1和存储电容器c1。存储电容器c1位于驱动晶体管t1的栅极与源极/漏极(源极)之间。术语“源极/漏极”是指源极或漏极；根据氧化物半导体tft的操作条件，具有较高电位的一者成为漏极，具有较低电位的一者成为源极。50.发光晶体管t3是用于控制向oled元件e1供应/停止供应该驱动电流的开关。发光晶体管t3是n沟道型氧化物半导体tft，其栅极连接到发光控制线17。发光晶体管t3的源极/漏极之一连接到驱动晶体管t1的源极/漏极。发光晶体管t3的源极/漏极中的另一个连接到电源线18。图2a所示为采用n沟道型氧化物半导体tft的电路；电位vdd(电源电压)被设置为正电位，并且阴极电位的电位vss被设置为低于电位vdd的电位。发光晶体管t3可以设置在oled元件e1和驱动晶体管t1之间。51.接下来，描述像素电路的操作。扫描驱动器31向扫描线16输出选择脉冲以使选择晶体管t2导通。从驱动器ic 34经由数据线15供应的数据电压被存储到存储电容器c1。存储电容器c1在一帧的时间段内保持所存储的电压。驱动晶体管t1的电导根据该存储的电压以模拟方式改变，使得驱动晶体管t1向oled元件e1供应与发光水平对应的正向偏置电流。52.发光晶体管t3位于该驱动电流的供应路径上。发光驱动器32向发光控制线17输出控制信号，以控制发光晶体管t3的导通/截止。当发光晶体管t3导通时，该驱动电流被供应给oled元件e1。当发光晶体管t3截止时，停止该驱动电流的供应。可以通过控制发光晶体管t3的导通/截止来控制一帧时间段中的发光时间段(占空比)。53.图2b示出了像素电路的另一配置示例。该像素电路包括复位晶体管t4来代替图2a中的发光晶体管t3。复位晶体管t4是n沟道型氧化物半导体tft。复位晶体管t4控制基准电压供应线11和oled元件e1的阳极之间的电连接。该控制根据从复位控制线19供应给复位晶体管t4的栅极的复位控制信号来执行。该复位晶体管t4可以用于各种目的。54.图2c示出了像素电路的又一配置示例。该像素电路包括n沟道型晶体管t1至t6。晶体管t2的栅极被供应vscan2信号，晶体管t4和t6的栅极被供应有vscan1信号。通过晶体管t2、t1和t6向存储电容器c1供应数据信号(电压)，以校准晶体管t1的阈值电压。晶体管t4向oled元件e1的阳极供应基准电压vref。晶体管t3和t5串联连接到驱动晶体管t1，并且它们的栅极被供应信号vem1和vem2以控制是否点亮oled元件e1。55.在图2c的电路配置中，驱动晶体管t1的栅极连接到开关晶体管t6的源极/漏极。存储电容器c1连接到驱动晶体管t1的栅极和开关晶体管t3的源极/漏极与oled元件e1之间的节点。存储电容器c1存储用于确定由驱动晶体管t1供应的驱动电流量的栅极电压(栅极-源极电压)。56.上述像素电路包括驱动tft(t1)、用于在驱动tft的源极/漏极与栅极之间存储信号电压的存储电容器(c1)、以及源极/漏极连接到驱动tft的栅极的开关tft(t2或t6)。图2c所示的电路还包括串联连接的开关晶体管(例如，t2和t3)。本说明书中描述的tft结构使得驱动tft和开关tft中的每一者都具有特定特性。图2a、图2b和图2c中的像素电路配置仅仅是示例；像素电路可以具有其他电路配置。57.开关tft根据栅极信号导通/截止，因此，需要具有漏极电流相对于栅极电压急剧上升的特性(低s值[v/dec])。当开关tft具有低s值时，允许操作电压(栅极电压)的幅度小，并因此可以使施加到tft的栅极的电压小，从而可以减小阈值电压的变化。[0058]相反，用于控制到oled元件的电流量的驱动tft需要具有漏极电流平缓上升的特性(高s值)。当驱动tft具有高s值时，驱动tft可以使用宽范围的数据信号(vdata)；可以减小在较低发光水平(较低栅极电压)下阈值电压变化的影响。[0059]本说明书的实施方式将氧化物半导体tft用于像素电路中的至少一个晶体管。氧化物半导体tft的氧化物半导体层(有源层)包括下非晶层和上结晶层。结晶层是多晶层。在本说明书中，更靠近基板的一侧被定义为下侧，而远离基板的一侧被定义为上侧。尽管氧化物半导体层的电阻部分降低以呈现导体的特性，但氧化物半导体的层(包括电阻降低的部分)被称为氧化物半导体层。氧化物半导体层可以由金属氧化物制成。[0060]氧化物半导体层的上述配置根据用于控制沟道区域中的电阻或电流的栅极电压是供应给顶栅电极还是供应给底栅电极，而为氧化物半导体tft提供不同的特性。顶栅电极位于氧化物半导体层的上方，而底栅电极位于低于氧化物半导体层的下方。[0061]具体地，其顶栅电极控制沟道区域的特性的氧化物半导体tft呈现出低s值。其底栅电极控制沟道区域的特性的氧化物半导体tft呈现出高s值。具有这种结构的氧化物半导体tft有助于设计像素电路。[0062]例如，像素电路包括具有高s值(呈现出vg-id特性的平缓上升)的氧化物半导体tft作为驱动晶体管和具有低s值(呈现出vd-id特性的急剧上升)的氧化半导体tft作为开关晶体管，这样的像素电路表现出更好的性能。[0063]然而，像素电路可以仅包括一种类型的氧化物半导体tft，即由顶栅电极的电压控制的类型，或由底栅电极的电压控制的类型。此外，除了氧化物半导体tft之外，像素电路还可以包括另一种tft，例如多晶硅tft。[0064]本说明书的一个实施方式形成具有使用顶栅电极作为掩模的自对准栅极(也简称为自对准)的氧化物半导体源极/漏极区域。自对准提供了具有小馈通的氧化物半导体tft，此外，消除了仅为工艺制备掩模的需要。[0065]氧化物半导体tft的结构[0066]在下文中，描述本说明书的实施方式中的氧化物半导体tft的结构的示例。如上所述，氧化物半导体tft的氧化物半导体层(有源层)包括下非晶层和上结晶层。结晶层为多晶层。氧化物半导体tft包括顶栅电极以及一个或多个源极/漏极电极。氧化物半导体tft可以包括除顶栅电极之外或代替顶栅电极的底栅电极。[0067]氧化物半导体层的沟道区域在平面图中(在层叠方向上)与顶栅电极和底栅电极两者重叠。在平面图中，沟道区域包括在顶栅电极和底栅电极的区域中。栅极绝缘体介于氧化物半导体层与顶栅电极之间以及在氧化物半导体层与底栅电极之间。[0068]向顶栅电极和底栅电极中的一个电极供应用于控制沟道区域中的电阻或电流量的控制电压。另一个电极可以处于浮动状态或被供应恒定电位。在氧化物半导体tft仅包括顶栅电极或底栅电极的情况下，从驱动器电路向电极供应控制电位。[0069]源极/漏极电极与氧化物半导体层的源极/漏极区域接触。它们的接触区域在平面图中位于顶栅电极的外侧。在本说明书的实施方式中，源极/漏极电极包括延伸穿过覆盖顶栅电极的层间绝缘层的通孔区域；通孔区域与源极/漏极区域接触。除了顶栅电极上方的层间绝缘层之外，通孔区域可以延伸穿过另一绝缘层，例如包括顶栅绝缘体的绝缘层。这种配置提供了自对准栅极，使得能够有效地制造具有良好特性的氧化物半导体tft。[0070]图3示意性地示出了本说明书的一个实施方式中的氧化物半导体tft的配置示例。图3中的氧化物半导体tft的配置示例包括顶栅电极123和底栅电极133。该氧化物半导体tft可应用于驱动晶体管和开关晶体管两者。[0071]在使用该氧化物半导体tft作为驱动晶体管的情况下，可以将用于控制沟道的电位供应给底栅电极133，并且可以将恒定电位供应给顶栅电极123。在使用该氧化物半导体tft作为开关晶体管的情况下，可以将用于控制沟道的电位供应给顶栅电极123，并且可以将恒定电位供应给底栅电极133。在使用该氧化物半导体tft作为开关晶体管的情况下，可以去除底栅电极133。[0072]氧化物半导体tft制造在由树脂或玻璃制成的柔性或刚性的绝缘基板101上。氧化物半导体tft包括底栅电极133和位于底栅电极133与氧化物半导体层102之间的下绝缘层135。可以在底栅电极133与绝缘基板101之间设置未示出的绝缘层。底栅电极133由导体制成，例如具有高熔点的金属，例如w、mo和ta或其合金。[0073]氧化物半导体层102包括源极/漏极区域(s/d区域)105和107以及在面内方向上位于源极/漏极区域105与107之间的沟道区域103。下绝缘层135的一部分是位于底栅电极133与沟道区域103之间的底栅绝缘体。[0074]下绝缘层135可以是氧化硅层或者是氧化硅(上层)和氮化硅(下层)的堆叠体。氧化物半导体层102直接设置在下绝缘层135上方(与其接触)。源极/漏极区域105和107是电阻降低的区域。沟道区域103是电阻未降低的区域。稍后将描述电阻的降低。[0075]氧化物半导体层102可以由金属氧化物制成。金属氧化物的示例是氧化铟镓锌(igzo)。[0076]氧化物半导体材料的其它示例包括具有高迁移率的材料(例如氧化铟镓锌锡(igzto)、氧化铟锌(izo))和具有低迁移率的物质(例如氧化锌(zno))。[0077]氧化物半导体层102包括下非晶层和上结晶层。具体地，沟道区域103由非晶层111和结晶层112组成；源极/漏极区域105由非晶层113和结晶层114组成；源极/漏极区域107由非晶层115和结晶层116组成。图3是示意图；非晶层和结晶层之间的实际界面不是平坦的，而是具有更复杂的几何形状。[0078]沟道区域103以及源极/漏极区域105和107具有相同的组成。每个区域中的非晶层和结晶层处于不同的有序状态，但它们的组成是相同的。[0079]底栅电极133隔着下绝缘层135与沟道区域103相对。底栅电极133、下绝缘层135和沟道区域103从底部(更靠近基板的一侧)开始依次叠置。下绝缘层135部分地与沟道区域103和底栅电极133接触。下绝缘层135与沟道区域103和底栅电极133接触的部分对应于氧化物半导体tft的底栅绝缘体。[0080]氧化物半导体tft还包括顶栅电极123和在层叠方向上位于顶栅电极123与沟道区域103之间的上绝缘层117的区域。顶栅电极123由导体制成，例如具有高熔点的金属，例如w、mo和ta或其合金。[0081]上绝缘层117覆盖氧化物半导体层102。上绝缘层117可以是氧化硅层、氮化硅层或它们的堆叠体。氧化物半导体层102、上绝缘层117和顶栅电极123从底部(更靠近基板的一侧)开始依次叠置。上绝缘层117与下绝缘层135、氧化物半导体层102和顶栅电极123接触。上绝缘层117的与顶栅电极123和沟道区域103接触的部分对应于顶栅绝缘体。[0082]在使用氧化物半导体tft作为驱动晶体管的情况下，用于控制到oled元件的驱动电流的数据信号(信号电压)被供应给底栅电极133。顶栅电极123被供应恒定电位或保持在电浮动状态。在使用氧化物半导体tft作为开关晶体管的情况下，用于使晶体管导通/截止的控制信号被供应给顶栅电极123。底栅电极133被供应恒定电位或保持在电浮动状态。替选地，可以去除底栅电极133。如稍后将描述的，顶栅电极123用作掩模以降低源极/漏极区域105和107的电阻(自对准)。[0083]氧化物半导体tft包括在顶栅电极123上方的层间绝缘层118。层间绝缘层118覆盖顶栅电极123并与顶栅电极123和上绝缘层117接触。层间绝缘层118可以是硅绝缘层或不同绝缘材料的多层结构。[0084]氧化物半导体tft包括在面内方向上夹置顶栅电极123的源极/漏极电极121和122。源极/漏极电极121和122由导体制成；例如，它们可以是单个铝层或ti/al/ti的多层结构。[0085]源极/漏极电极121包括延伸穿过层间绝缘层118和上绝缘层117的接触区域125。接触区域125在穿过层间绝缘层118和上绝缘层117开设的接触孔中与源极/漏极区域105接触(直接连接到源极/漏极区域105)。[0086]源极/漏极电极122包括延伸穿过层间绝缘层118和上绝缘层117的接触区域126。接触区域126在穿过层间绝缘层118和上绝缘层117开设的接触孔中与源极/漏极区域107接触(直接连接到源极/漏极区域107)。[0087]接触区域125和126在平面图中延伸穿过顶栅电极123外侧的区域中的层间绝缘层118和上绝缘层117，并且在平面图中不与顶栅电极123重叠。源极/漏极电极121和122的顶部区域与层间绝缘层118的顶面直接接触。在图3的配置示例中，源极/漏极电极121和122被设置成在平面图中不与顶栅电极123重叠。[0088]图4是示意性示出图3所示的氧化物半导体tft的顶面的结构的平面图。图4示出了氧化物半导体tft在平面图中的外观(当沿层叠方向观察时)。如图4所示，当从上方平面地观察时，源极/漏极电极121和122位于顶栅电极123的外侧而没有重叠。[0089]图5示意性地示出了本说明书的另一实施方式中的氧化物半导体tft的配置示例。主要描述与图3中的配置示例的不同之处。上绝缘层127被蚀刻并且在平面图中不覆盖源极/漏极区域105和107。上绝缘层127覆盖沟道区域103。上绝缘层127的一部分或全部对应于位于沟道区域103与顶栅电极123之间的顶栅绝缘体。[0090]源极/漏极区域105和107从上绝缘层127暴露到层间绝缘层128。层间绝缘层128接触并覆盖源极/漏极区域105和107。源极/漏极电极121的接触区域125延伸穿过层间绝缘层128，并且在层间绝缘层128的孔中与源极/漏极区域105接触(直接连接到源极/漏极区域105)。源极/漏极电极122的接触区域126延伸穿过层间绝缘层128，并且在层间绝缘层128的孔中与源极/漏极区域107接触(直接连接到源极/漏极区域107)。[0091]图6提供了具有图3所示配置的氧化物半导体tft的顶栅特性和底栅特性的测量结果。在图6的曲线图中，横轴表示从顶栅电极或底栅电极施加的电场，纵轴表示漏极电流。曲线203表示顶栅特性，曲线201表示底栅特性。源极-漏极电压vd为10v。[0092]底栅特性由漏极电流相对于底栅电极与氧化物半导体层之间的电场强度变化的变化来表示。在测量底栅特性时，顶栅电极处于浮动状态。顶栅特性由漏极电流相对于顶栅电极与氧化物半导体层之间的电场强度变化的变化来表示。在测量顶栅特性时，底栅电极处于浮动状态。[0093]如图6所示，底栅驱动提供大的s值；与顶栅驱动相比，漏极电流的上升是平缓的。因此，在使用氧化物半导体tft作为驱动晶体管时，底栅驱动是有利的。相比之下，顶栅驱动提供较小的s值；漏极电流的上升是急剧的。顶栅驱动提供了良好的开关特性，并且在使用氧化物半导体tft作为开关晶体管时是有利的。[0094]制造方法[0095]描述了制造氧化物半导体tft的方法的示例。图7a至图7d示意性地示出了制造图3所示的氧化物半导体tft的方法的示例。该方法穿过上绝缘层向氧化物半导体注入杂质，以降低源极/漏极区域的电阻。[0096]参考图7a，该制造方法在绝缘基板101上形成底栅电极133。该步骤通过溅射沉积金属层，并通过光刻和蚀刻形成底栅电极133。金属材料可以理想地选自例如mo、w、nb和al。[0097]此外，该制造方法通过化学气相沉积(cvd)沉积下绝缘层(例如，氧化硅层)135，随后形成氧化物半导体层102。氧化物半导体层102可以通过借助溅射沉积氧化物半导体并借助光刻图案化氧化物半导体膜来形成。[0098]形成氧化物半导体层102的步骤形成下非晶层151和上结晶层152。可以通过适当地确定溅射气体的状况来形成上结晶结构/下非晶结构。例如，溅射设备将氧气和氩气的混合气体引入其中放置氧化物半导体靶的腔室中。氧气与要引入的氧气和氩气的混合气体的比例(o2/(ar+o2))可以在例如30％至60％的范围内。[0099]在其上沉积氧化物半导体的基板与氧化物半导体靶之间施加高电压。可以采用任何溅射方案，例如dc溅射、rf溅射或磁控溅射。具有上结晶结构/下非晶结构的氧化物半导体层可以通过如上所述的用氧进行反应溅射来形成。[0100]接下来，该制造方法例如通过cvd沉积上绝缘层117。此后，该制造方法通过溅射沉积金属膜，并通过利用借助光刻而图案化的掩模蚀刻金属膜来形成顶栅电极123。金属材料可以理想地选自例如mo、w、nb和al。[0101]参考图7b，该制造方法使用顶栅电极123作为掩模，穿过上绝缘层117向氧化物半导体层102注入杂质(例如，硼离子)。注入杂质离子在氧化物半导体层102中形成低电阻源极/漏极区域105和107。[0102]源极/漏极区域105和107是顶栅电极123外侧的区域；它们掺杂有杂质离子并且电阻降低。源极/漏极区域105由下非晶层113和上结晶层114组成，而源极/漏极区域107由下非晶层115和上结晶层116组成。注入杂质离子增加了源极/漏极区域105和107中的氧空位，并降低了那里的电阻。如稍后将描述的，注入杂质离子降低了源极/漏极区域105和107中的取向度，以降低那里的电阻。[0103]高电阻区域是沟道区域103。沟道区域103不暴露于杂质离子。因此，沟道区域103的下非晶层111和上结晶层112具有与杂质离子注入之前的下非晶层151和上结晶层152相同的特性。保持沟道区域103的高电阻。如上所述，通过使用顶栅电极123作为掩模的自对准来形成低电阻区域。[0104]参考图7c，该制造方法沉积层间绝缘层118以覆盖顶栅电极123和上绝缘层117。层间绝缘层118可以通过例如借助cvd沉积氧化硅或氮化硅的一个或多个绝缘层来形成。[0105]参考图7d，该制造方法通过使用借助光刻而图案化的掩模蚀刻层间绝缘层118和上绝缘层117，在平面图中在顶栅电极123外侧的位置处开设穿过层间绝缘层118和上绝缘层117的接触孔。接触孔在不与顶栅电极123重叠的位置处穿透层间绝缘层118和上绝缘层117，以暴露氧化物半导体层102的源极/漏极区域105和107。[0106]此外，该制造方法通过溅射沉积金属膜，并通过利用借助光刻而图案化的掩模蚀刻金属膜来形成源极/漏极电极121和122。源极/漏极电极121和122延伸穿过层间绝缘层118和上绝缘层117，并接触源极/漏极区域105和107的顶面。[0107]接下来，描述制造氧化物半导体tft的方法的另一示例。图8a至图8d示意性地示出了制造图5所示的氧化物半导体tft的方法的示例。该方法将氧化物半导体的暴露区域暴露于等离子体以降低源极/漏极区域中的电阻。以下主要描述与参考图7a至图7d提供的描述的不同之处。[0108]图8a与图7a基本相同；设置绝缘层141来代替上绝缘层117。绝缘层141的形状和形成与上绝缘层117的形状和形成相同。其他部件与图7a中的部件相同；它们可以通过与参照图7a描述的相同的方法来形成。[0109]参考图8b，该制造方法通过使用顶栅电极123作为掩模蚀刻绝缘层141来形成上绝缘层127。因此，氧化物半导体层102被部分地暴露。该制造方法将氧化物半导体层102的暴露区域暴露于he等离子体以降低那里的电阻。由此形成低电阻的源极/漏极区域105和107。[0110]源极/漏极区域105和107的结构如参考图7b所述的一样。将源极/漏极区域105和107暴露于he等离子体会增加源极/漏极区域105和107中的氧空位，从而降低那里的电阻。如稍后将描述的，暴露于he等离子体降低了源极/漏极区域105和107中的取向度，以降低那里的电阻。[0111]高电阻区域是沟道区域103。沟道区域103不暴露于he等离子体。因此，沟道区域103的下非晶层111和上结晶层112具有与将源极/漏极区域105和107暴露于he等离子体之前的下非晶层151和上结晶层152相同的特性。保持沟道区域103的高电阻。如上所述，通过使用顶栅电极123作为掩模的自对准来形成低电阻区域。[0112]参考图8c，该制造方法沉积层间绝缘层128以覆盖顶栅电极123和上绝缘层127。层间绝缘层128可以通过例如借助cvd沉积氧化硅或氮化硅的一个或多个绝缘层来形成。[0113]参考图8d，该制造方法通过利用借助光刻而图案化的掩模蚀刻层间绝缘层128，在平面图中在顶栅电极123外侧的位置处开设穿过层间绝缘层128的接触孔。接触孔在不与顶栅电极123重叠的位置处穿透层间绝缘层128，以暴露氧化物半导体层102的源极/漏极区域105和107。[0114]此外，该制造方法通过溅射沉积金属膜，并通过利用借助光刻而图案化的掩模蚀刻金属膜来形成源极/漏极电极121和122。源极/漏极电极121和122延伸穿过层间绝缘层128并接触源极/漏极区域105和107的顶面。[0115]在如上所述在像素电路中形成晶体管之后，制造oled显示设备会形成oled元件和结构封装单元。例如，在形成包括源极/漏极电极的金属层之后，该制造方法通过cvd沉积另一绝缘层(例如，氧化硅层)，通过光刻和蚀刻形成钝化层，以及进一步沉积有机物质的外涂层。[0116]接下来，该制造方法在外涂层上形成阳极电极，并通过穿过钝化层和外涂层开设的接触孔将每个阳极电极连接到源极/漏极区域。阳极电极的示例由透明导电膜、反射金属膜和另一透明导电膜这三层组成。透明导电材料可以是ito或izo。反射金属材料可以是ag、mg或al。阳极电极可以通过溅射和蚀刻形成。[0117]该制造方法还通过旋涂沉积光敏有机树脂膜，并将光敏有机树脂薄膜图案化以形成像素限定层。穿过像素限定层开设孔以暴露孔底部的阳极电极。像素限定层分离子像素的发光区域。该制造方法在每个阳极电极上沉积特定于红色、绿色或蓝色的有机发光材料，并且进一步在基板的整个区域上沉积阴极电极。此后，该制造方法形成结构封装单元。[0118]电子衍射法的测量结果[0119]描述在本说明书的一个实施方式中通过电子衍射法从氧化物半导体tft获得的测量结果。电子衍射测量使用透射电子显微镜(tem)。该测量用电子束照射氧化物半导体tft的氧化物半导体层以获得衍射图案，并生成衍射图案数据和方位分布图，这将在下文中描述。测量结果表明，氧化物半导体层由下非晶层和上结晶层组成，此外，低电阻区域(源极/漏极区域)中的取向度低于高电阻区域(沟道区域)中的取向度。[0120]图9a和图9b提供了通过电子衍射法从通过参考图7a至图7d所述的方法制造的样品获得的测量结果。图9a提供了上结晶层的(111)面上的衍射点的方位分布。图9b提供了下非晶层的(111)面上的衍射点的方位分布。这些轮廓表示从如图9c和图9d所示的tem图像获得的傅里叶变换后的图像(其等同于衍射电子束的图像)中衍射点强度的方位依赖性。与这些傅里叶变换后的图像相比，在上结晶层中清晰地观察到更亮的衍射点。这两个图的横轴表示方位角，纵轴表示电子衍射的强度。图9a和图9b提供了在具有70nm厚度的氧化物半导体层中的40nm×40nm窄横截面区域的测量结果。[0121]图9a中的上结晶层的测量结果具有高峰值。相比之下，图9b中的下非晶层的测量结果是平坦的，没有高峰值。这两个测量结果表明上层是结晶层，下层是非晶层。结晶层的峰值高于平均背景水平(200×106)的两倍。非晶层中的峰值的最高强度低于平均背景水平(200×106)的两倍。平均背景水平是指来自没有确定峰值的区域的信号的平均值。[0122]图10a和图10b提供了通过电子衍射法从通过参考图7a至图7d描述的方法制造的样品获得的测量结果。图10a提供了在沟道区域的(111)面上的衍射点的方位分布。图10b提供了源极/漏极区域的(111)面上的衍射点的方位分布。这两个图的横轴表示方位角，纵轴表示电子衍射的强度。图10a和图10b提供了在具有70nm厚度的氧化物半导体层中的70nm×0.7μm的相对大的横截面区域的测量结果。[0123]根据图10a中的测量结果计算的(111)取向度为17.2。根据图10b中的测量结果计算的(111)取向度为13.7。源极/漏极区域中的这种较低取向度表明源极/漏极区域的电阻适当降低。非晶氧化物半导体的取向度为1。取向度由方位分布中峰值强度的大小表示。[0124]沟道区域和源极/漏极区域的窄区域中的取向度可以是与上述值不同的值。换言之，沟道区域(高电阻区域)的窄区域可以呈现出高取向度，而源极/漏极区域(低电阻区域)的窄区域可以呈现出低取向度。发明人的研究表明，当沟道区域和源极/漏极区域的横截面区域的面积大于氧化物半导体膜的厚度×0.5μm时，沟道区域呈现出高取向度，源极/漏极区域适当地呈现出低取向度。[0125]设备结构[0126]描述包括多个氧化物半导体tft的电路的一些结构示例。图11示出了像素电路的结构示例，该像素电路包括具有不同s值的开关氧化物半导体tft(以下，也简称为开关tft)和驱动氧化物半导体tft(以下，也简称为驱动tft)。[0127]图11示意性地示出了开关tft和驱动tft的横截面结构的示例。开关tft310和驱动tft 330被制造在由树脂或玻璃制成的柔性或刚性绝缘基板325上。开关tft 310是第一氧化物半导体tft，驱动tft 330是第二氧化物半导体tft。开关tft 310具有这样的配置，使得底栅电极从参考图3描述的配置中去除。驱动tft 330具有参考图3描述的配置。tft 310和330可以通过参考图7a至图7d描述的方法一起制造。[0128]驱动tft 330包括底栅电极337和位于底栅电极337上方的氧化物半导体层338。下绝缘层326设置在底栅电极337与氧化物半导体层338之间。氧化物半导体层338包括源极/漏极区域331和332以及在面内方向上位于源极/漏极区331与332之间的沟道区域333。[0129]氧化物半导体层338设置在下绝缘层326上方并与下绝缘层326直接接触。源极/漏极区域331和332是电阻降低的氧化物半导体的区域。沟道区域333是电阻未降低的氧化物半导体的区域。如参考图3所述的，源极/漏极区域331和332以及沟道区域333各自由下非晶层和上结晶层组成。[0130]底栅电极337隔着下绝缘层326与沟道区域333相对。下绝缘层326与沟道区域333和底栅电极337直接接触。底栅电极337被供应数据信号并控制到oled元件的驱动电流。[0131]驱动tft 330还包括顶栅电极336。上绝缘层327设置在顶栅电极336与氧化物半导体层338之间。氧化物半导体层338、上绝缘层327、和顶栅电极336从底部(更靠近基板的一侧)开始依次叠置；上绝缘层327与氧化物半导体层338和顶栅电极336直接接触。[0132]设置层间绝缘层328以覆盖顶栅电极336和上绝缘层327。源极/漏极电极334和335延伸穿过层间绝缘层328和上绝缘层327，并直接连接到源极/漏极区域331和332。源极/漏极电极334和335的顶部区域与层间绝缘层328的顶面直接接触。将源极/漏极电极334与335中要被提供较低电位的电极334连接到oled元件(图11中未示出)的阳极电极。[0133]源极/漏极电极334和335分别包括在平面图中在顶栅电极336外侧的位置处向下延伸的接触区域339和340。接触区域339延伸穿过层间绝缘层328和上绝缘层327，并与源极/漏极区域331直接接触。接触区域340延伸穿过层间绝缘层328和上绝缘层327，并与源极/漏极区域332直接接触。[0134]源极/漏极电极334和顶栅电极336通过互连区域341连接。因此，这些电极保持在相同的电位。互连区域341从源极/漏极电极334延续，并且它们可以同时由相同的材料制成。互连区域341直接连接到顶栅电极336。互连区域341包括接触区域342，该接触区域342延伸穿过层间绝缘层328并与顶栅电极336的顶面直接接触。源极/漏极电极334可以被供应源极电位。顶栅电极336经由互连区域341连接到源极/漏极电极334，并且其电位等于源极/漏极电极334的电位。[0135]在平面图中，开关tft 310设置在与驱动tft 330的位置不同的位置处。开关tft 310包括氧化物半导体层318。氧化物半导体层318设置在下绝缘层326上方并与下绝缘层326直接接触。氧化物半导体层318包括源极/漏极区域311和312以及在面内方向上位于源极/漏极区域311与312之间的沟道区域313。[0136]源极/漏极区域311和312是电阻降低的氧化物半导体的区域。沟道区域313是电阻未降低的氧化物半导体的区域。如参考图3所述的，源极/漏极区域311和312以及沟道区域313各自由下非晶层和上结晶层组成。[0137]开关tft 310还包括顶栅电极316。上绝缘层327位于顶栅电极316与氧化物半导体层318之间。氧化物半导体层318、上绝缘层327和顶栅电极316从底部(更靠近基板的一侧)开始依次叠置；上绝缘层327与氧化物半导体层318和顶栅电极316直接接触。顶栅电极316被供应用于使开关tft 310导通/截止的控制信号。[0138]层间绝缘层328覆盖顶栅电极316和上绝缘层327。源极/漏极电极314和315延伸穿过层间绝缘层328和上绝缘层327，并直接连接到源极/漏极区域311和312。源极/漏极电极314和315的顶部区域与层间绝缘层328的顶面直接接触。[0139]源极/漏极电极314和315分别包括在平面图中在顶栅电极316外侧的位置处向下延伸的接触区域319和320。接触区域319延伸穿过层间绝缘层328和上绝缘层327，并与源极/漏极区域311直接接触。接触区域320延伸穿过层间绝缘层328和上绝缘层327，并与源极/漏极区域312直接接触。[0140]开关tft 310的源极/漏极电极314和驱动tft 330的底栅电极337通过互连区域323连接。互连区域323从源极/漏极区域314延续，并且它们可以同时由相同的材料制成。互连区域323直接连接到底栅电极337。[0141]互连区域323包括接触区域324，该接触区域324延伸穿过层间绝缘层328、上绝缘层327和下绝缘层326，并且与从底栅电极337延伸的区域321的顶面直接接触。底栅电极337经由互连区域323连接到源极/漏极电极314，并且其电位等于源极/漏极电极314的电位。[0142]图12示出了包括具有不同s值的开关tft和驱动tft的像素电路的结构示例。主要描述与图11中的配置示例的不同之处。图12示意性地示出了开关tft和驱动tft的横截面结构的示例。开关tft 350和驱动tft 370被制造在由树脂或玻璃制成的柔性或刚性绝缘基板325上。开关tft 350具有这样的配置，使得底栅电极从参考图5描述的配置中去除。驱动tft 370具有参考图5描述的配置。tft 350和370可以通过参考图8a至图8d描述的方法一起制造。[0143]与图11中的配置示例相比，图12中的示例包括驱动tft 370的顶栅绝缘体365和开关tft 350的顶栅绝缘体367，以代替上绝缘层327。顶栅绝缘体365和367可以通过蚀刻绝缘层一起形成。顶栅绝缘体365位于顶栅电极336与沟道区域333之间，并且在平面图中不与源极/漏极区域331和332重叠。顶栅绝缘体367位于顶栅电极316与沟道区域313之间，并且在平面图中不与源极/漏极区域311和312重叠。[0144]代替层间绝缘层328，设置层间绝缘膜368。层间绝缘层368直接接触并覆盖源极/漏极区域311、312、331和332。在开关tft 350中，源极/漏极电极314的接触区域319延伸穿过层间绝缘层368，并且在层间绝缘层368的孔中与源极/漏极区域311接触(直接连接到源极/漏极区域311)。源极/漏极电极315的接触区域320延伸穿过层间绝缘层368，并且在层间绝缘层368的孔中与源极/漏极区域312接触(直接连接到源极/漏极区域312)。[0145]在驱动tft 370中，源极/漏极电极334的接触区域339延伸穿过层间绝缘层368，并且在层间绝缘层368的孔中与源极/漏极区域331接触(直接连接到源极/漏极区域331)。源极/漏极电极335的接触区域340延伸穿过层间绝缘层368，并且在层间绝缘层368的孔中与源极/漏极区域332接触(直接连接到源极/漏极区域332)。[0146]图13示出了包括两个tft的电路的结构示例。第一tft和第二tft具有与图11中的开关tft 310相同的结构。图13中的配置示例使用电阻降低的氧化物作为线。具体地，第一tft 410的源极/漏极区域和第二tft 430的源极/漏极区域通过电阻降低的氧化物半导体的线(线区域)440连接。这种配置消除了源极/漏极区域与金属电极之间的接触电阻。tft 410和430分别对应于第一氧化物半导体tft和第三氧化物半导体tft；它们可以通过参考图7a至图7d描述的方法一起制造。[0147]第一tft 410和第二tft 430位于设置在基板425上的下绝缘层426上方。在平面图中，第一tft 410设置在与第二tft 430的位置不同的位置处。[0148]第一tft 410包括氧化物半导体层418。氧化物半导体层418包括源极/漏极区域411和412以及在面内方向上位于源极/漏极区域411与412之间的沟道区域413。[0149]源极/漏极区域411和412是电阻降低的氧化物半导体的区域。沟道区域413是电阻未降低的氧化物半导体的区域。源极/漏极区域411和412以及沟道区域413各自由下非晶层和上结晶层组成。[0150]第一tft 410包括顶栅电极416。上绝缘层427设置在顶栅电极416与氧化物半导体层418之间。氧化物半导体层418、上绝缘层427和顶栅电极416从底部(更靠近基板的一侧)开始依次叠置；上绝缘层427与氧化物半导体层418和顶栅电极416直接接触。例如，顶栅电极416被供应用于使第一tft 410导通/截止的控制信号。[0151]设置层间绝缘层428以覆盖顶栅电极416和上绝缘层427。源极/漏极电极415延伸穿过层间绝缘层428和上绝缘层427，并直接连接到源极/漏极区域412。源极/漏极电极415的顶部区域与层间绝缘层428的顶面直接接触。[0152]源极/漏极电极415包括在平面图中在顶栅电极416外侧的位置处向下延伸的接触区域420。接触区域420延伸穿过层间绝缘层428和上绝缘层427，并与源极/漏极区域412直接接触。[0153]第二tft 430包括氧化物半导体层438。氧化物半导体层438包括源极/漏极区域431和432以及在面内方向上位于源极/漏极区域431与432之间的沟道区域433。[0154]源极/漏极区域431和432是电阻降低的氧化物半导体的区域。沟道区域433是电阻未降低的氧化物半导体的区域。源极/漏极区域431和432以及沟道区域433各自由下非晶层和上结晶层组成。[0155]第二tft 430包括顶栅电极436。上绝缘层427位于顶栅电极436与氧化物半导体层438之间。氧化物半导体层438、上绝缘层427和顶栅电极436从底部(更靠近基板的一侧)开始依次叠置；上绝缘层427与氧化物半导体层438和顶栅电极436直接接触。例如，顶栅电极436被供应用于使第二tft 430导通/截止的控制信号。[0156]层间绝缘层428覆盖顶栅电极436和上绝缘层427。源极/漏极电极435延伸穿过层间绝缘层428和上绝缘层427，并直接连接到源极/漏极区域432。源极/漏极电极435的顶部区域与层间绝缘层428的顶面直接接触。[0157]源极/漏极电极435包括在顶栅电极436外侧的位置处向下延伸的接触区域442。接触区域442延伸穿过层间绝缘层428和上绝缘层427，并与源极/漏极区域432直接接触。[0158]第一tft 410的氧化物半导体层418和第二tft 430的氧化物半导体层438是未分离的半导体膜的一部分，并且线(线区域)440位于它们之间。线440由电阻降低的氧化物半导体制成。氧化物半导体层418的源极/漏极区域411、线440和氧化物半导体层438的源极/漏极区域431未分离，并且它们同时由相同的材料制成。[0159]例如，制造步骤使用顶栅电极416和436作为掩模穿过上绝缘层427向氧化物半导体注入杂质离子，以一起形成源极/漏极区域411、线440和源极/漏极区域431。如上所述，第一tft 410和第二tft 430通过由电阻降低的氧化物半导体制成的线440串联连接。这种配置实现了氧化物半导体与tft中的金属之间的低接触电阻。[0160]图14示出了包括两个tft的电路的结构示例。第一tft 450和第二tft 470具有与图11中的开关tft 310相同的结构。第一tft 450和第二tft 470分别对应于第一氧化物半导体tft和第四氧化物半导体tft。图14中的配置示例将一个tft的源极输出连接到另一tft的顶栅电极。后一tft的结晶沟道的栅极由前一tft的源极输出驱动以加速操作。该配置适用于驱动器31和32中的连接以及驱动器31或32的输出到像素电路中的tft的栅极的连接。[0161]第一tft 450和第二tft 470被制造在绝缘基板465上。tft 450和470具有这样的配置，使得底栅电极被从参考图3描述的配置中去除。tft 450和470可以通过参考图7a至图7d描述的方法一起制造。[0162]第一tft 450和第二tft 470位于设置在绝缘基板465上的下绝缘层466上方。在平面图中，第一tft 450设置在与第二tft 470的位置不同的位置处。[0163]第一tft 450包括氧化物半导体层458。氧化物半导体层458设置在下绝缘层466上方并与下绝缘层466直接接触。氧化物半导体层458包括源极/漏极区域451和452以及在面内方向上位于源极/漏极区域451与452之间的沟道区域453。[0164]源极/漏极区域451和452是电阻降低的氧化物半导体的区域。沟道区域453是电阻未降低的氧化物半导体的区域。如参考图3所述的，源极/漏极区域451和452以及沟道区域453各自由下非晶层和上结晶层组成。[0165]第一tft 450还包括顶栅电极456。上绝缘层467位于顶栅电极456与氧化物半导体层458之间。氧化物半导体层458、上绝缘层467和顶栅电极456从底部(更靠近基板的一侧)开始依次叠置；上绝缘层467与氧化物半导体层458和顶栅电极456直接接触。例如，顶栅电极456被供应用于使第一tft 450导通/截止的控制信号。[0166]设置层间绝缘层468以覆盖顶栅电极456和上绝缘层467。源极/漏极电极454和455延伸穿过层间绝缘层468和上绝缘层467，并分别直接连接到源极/漏极区域451和452。源极/漏极电极454和455的顶部区域与层间绝缘层468的顶面直接接触。[0167]源极/漏极电极454和455分别包括在平面图中在顶栅电极456外侧的位置处向下延伸的接触区域459和460。接触区域459延伸穿过层间绝缘层468和上绝缘层467，并与源极/漏极区域451直接接触。接触区域460延伸穿过层间绝缘层468和上绝缘层467，并与源极/漏极区域452直接接触。[0168]第二tft 470包括氧化物半导体层478。氧化物半导体层478设置在下绝缘层466上方并与下绝缘层466直接接触。氧化物半导体层478包括源极/漏极区域471和472以及在面内方向上位于源极/漏极区域471与472之间的沟道区域473。[0169]源极/漏极区域471和472是电阻降低的氧化物半导体的区域。沟道区域473是电阻未降低的氧化物半导体的区域。如参考图3所述的，源极/漏极区域471和472以及沟道区域473各自由下非晶层和上结晶层组成。[0170]第二tft 470还包括顶栅电极476。上绝缘层467位于顶栅电极476与氧化物半导体层478之间。氧化物半导体层478、上绝缘层467和顶栅电极476从底部(更靠近基板的一侧)开始依次叠置；上绝缘层467与氧化物半导体层478和顶栅电极476直接接触。例如，顶栅电极476被供应用于使第二tft 470导通/截止的控制信号。[0171]层间绝缘层468覆盖顶栅电极476和上绝缘层467。源极/漏极电极474和475延伸穿过层间绝缘层468和上绝缘层467，并分别直接连接到源极/漏极区域471和472。源极/漏极电极474和475的顶部区域与层间绝缘层468的顶面直接接触。[0172]源极/漏极电极474和475分别包括在平面图中在顶栅电极456外侧的位置处向下延伸的接触区域479和480。接触区域479延伸穿过层间绝缘层468和上绝缘层467，并与源极/漏极区域471直接接触。接触区域480延伸穿过层间绝缘层468和上绝缘层467，并与源极/漏极区域472直接接触。[0173]第一tft 450的源极/漏极电极454和第二tft 470的顶栅电极476通过互连区域483连接。互连区域483从源极/漏极电极454延续，并且它们可以同时由相同的材料制成。互连区域483直接连接到顶栅电极476。[0174]互连区域483包括接触区域484，该接触区域484延伸穿过层间绝缘层468并与顶栅电极476的顶面直接接触。顶栅电极476经由互连区域483连接到源极/漏极电极454，并且其电位等于源极/漏极电极454的电位。[0175]如上所述，已经描述了本发明的实施方式；然而，本发明不限于前述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换前述实施方式中的每个元素。一个实施方式的配置的一部分可以替换为另一个实施方式的配置，或者一个实施方式的配置可以合并到另一个实施方式的配置中。









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