具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的制作方法 专利技术说明

电气元件制品的制造及其应用技术1.本公开的实施例在以下领域中：集成电路结构和处理，并且特别是具有带衬底连接部的源极或漏极结构的全环绕栅极（gate-all-around）集成电路结构，以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。背景技术：2.过去数十年以来，集成电路中特征的缩小已经是不断增长的半导体工业的驱动力。缩小到越来越小的特征能够实现半导体芯片的有限实际占有区域（real estate）上功能单元的增加密度。例如，收缩的晶体管大小允许纳入芯片上不断增加的存储器或逻辑装置，导致了具有扩增容量的产品的制作。然而，对更加多容量的驱使并非没有问题。优化每个装置的性能的必要性变得越来越显著。3.在集成电路装置的制造中，多栅极晶体管（诸如三栅极晶体管）已变得更加普遍，因为装置尺寸持续缩减。在常规工艺中，三栅极晶体管通常在块状硅（bulk silicon）衬底或绝缘体上硅（silicon-on-insulator）衬底上被制作。在一些实例中，块状硅衬底是优选的，因为它们成本更低以及因为它们能够实现更不复杂的三栅极制作工艺。在另一方面中，在微电子装置尺寸缩小至10纳米（nm）节点以下时维持移动性改进和短沟道控制提供了装置制作中的挑战。用于制作装置的纳米线提供了改进的短沟道控制。4.然而，对多栅极和纳米线晶体管进行缩小已不是未有结果。随着微电子电路模块（circuitry）的这些基本构建块减小以及随着在给定区域中所制作的基本构建块的绝对数量增加，用于对这些构建块进行图案化的光刻工艺上的限制已变得具有压倒性。特别是，在半导体堆叠中所图案化的特征的最小尺寸（临界尺寸）与此类特征间的间隔之间可存在折中（trade-off）。附图说明5.图1示出根据本公开的一实施例表示具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的截面视图。6.图2a-2e示出根据本公开的一实施例表示制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法中的各种操作的截面视图。7.图3a-3h示出根据本公开的一实施例表示使用注入表面活性剂催化剂来制作全环绕栅极集成电路结构的方法中的各种操作的截面视图。8.图4示出根据本公开的一实施例表示使用注入表面活性剂催化剂所制作的全环绕栅极集成电路结构的截面视图。9.图5示出根据本公开的一实施例作沿栅极线所取的非平面集成电路结构的截面视图。10.图6示出根据本公开的一实施例针对非端盖架构（左手侧（a））和与之相对的自对准栅极端盖（sage）架构（右手侧（b））沿纳米线和鳍所取的截面视图。11.图7示出根据本公开的一实施例表示制作带有全环绕栅极装置的自对准栅极端盖（sage）结构的方法中的各种操作的截面视图。12.图8a示出根据本公开的一实施例基于纳米线的集成电路结构的三维截面视图。13.图8b示出根据本公开的一实施例作沿a-a'轴所取的图8a的基于纳米线的集成电路结构的截面源极或漏极视图。14.图8c示出根据本公开的一实施例作沿b-b'轴所取的图8a的基于纳米线的集成电路结构的截面沟道视图。15.图9示出根据本公开的一实施例的一个实现的计算装置。16.图10示出包含本公开的一个或多个实施例的中介层（interposer）。具体实施方式17.描述了具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。在下文描述中，详细阐述了众多特定细节（诸如特定集成和材料体系（regime））以便提供对本公开的实施例的透彻理解。对本领域中的技术人员将显而易见的是，没有这些特定细节本公开的实施例也可被实施。在其他示例中，公知特征（诸如集成电路设计布局）没有被详细描述以为了不使本公开的实施例不必要地模糊不清。另外，将领会，图中所示各种实施例是说明性的表示而不一定被按比例示出。18.在下文描述中还可使用某个术语以仅用于参考，因此并非旨在限制。例如，诸如“上”、“下”、“以上”和“以下”的术语指代对其做出参照的图中的方向。诸如“前”、“后”、“背”和“侧”的术语对一致却任意的参考系（frame of reference）内组件的部分的方位和/或位置进行描述，这通过参照描述了所讨论组件的关联附图以及文本来解释清楚。此类术语可包含以上具体提到的词汇、其派生和类似含意的词汇。19.本文所描述实施例可针对生产线的前端（feol）半导体处理和结构。feol是集成电路（ic）制作的第一部分，其中各个装置（例如晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。feol通常覆盖直至（但不包含）金属互连层沉积的所有工序。在最后的feol操作之后，结果通常是具有隔离晶体管（例如无任何导线）的晶圆。20.本文所描述实施例可针对生产线的后端（beol）半导体处理和结构。beol是ic制作的第二部分，其中各个装置（例如晶体管、电容器、电阻器等）在晶圆上通过布线被互连，例如一个或多个金属化层。beol包含接触部、绝缘层（电介质）、金属级（metal level）以及键合处以用于芯片到封装连接。在制作阶段的beol部分中，形成接触部（焊盘）、互连导线、过孔和电介质结构。对于现代ic工艺，在beol中可添加超过10个金属层。21.以下所描述实施例可应用于feol处理和结构、beol处理和结构或feol和beol处理和结构两者。特别是，虽然使用feol处理情形的示范处理方案可被示出，但此类方式可还适用于beol处理。类似地，虽然使用beol处理情形的示范处理方案可被示出，但此类方式可还适用于feol处理。22.本文所描述的一个或多个实施例是针对实现全环绕栅极（gaa）晶体管中的外延生长到衬底连接。本文所描述的一个或多个实施例针对用于pmos源极或漏极外延的缺陷减轻选择性gaa的注入表面活性剂催化剂。实施例包含全环绕栅极（gaa）集成电路或finfet晶体管架构。将领会，除非另有指示，本文中对纳米线的引用能够指纳米线或纳米带或纳米片。23.在第一方面中，描述了实现全环绕栅极（gaa）晶体管中的外延（epi）生长到衬底连接。24.为了提供上下文，常规gaa晶体管不具有epi到衬底连接。这能够导致质量低劣的epi生长并且由于epi而缺乏沟道应变（strain）。对适合衬底连接的缺乏能够导致低劣的epi质量并且不能够在沟道中施加任何应变。25.根据本公开的一个或多个实施例，在epi生长之前执行附加的蚀刻工艺以清除epi之下的任何残渣/电介质，保证了洁净衬底以用于生长epi。自底向上的epi生长化学方法能够用于开拓（exploit）衬底连接并且提供良好沟道应变而不具有微小的缺陷。26.在一实施例中，栅极间中的epi切割（cut）和沟道上的栅极切割的生产线端tem能够确认良好的epi到衬底连接。元素分析和sims表征（characterization）能够确认epi的生长轮廓（profile）。在epi的底部不存在任何缝隙或空隙（void）能够证明自底向上的epi生长化学方法能够指示本文所描述实施例的实现。示出健全的epi到衬底连接（在epi的底部无任何缝隙或空隙）的沟道上的栅极切割能够指示本文所描述实施例的实现。27.作为示范结构，图1示出根据本公开的一实施例表示具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的截面视图。将领会，更一般地，所描述源极或漏极结构能够相邻于纳米线的堆叠、纳米带的堆叠或鳍。28.参照图1，集成电路结构100包含衬底102（诸如硅衬底），具有从中伸出的副鳍（sub-fin）104。多个纳米线108（诸如硅纳米线）在副鳍104上方。电介质盖112（诸如硅氮化物盖）可位于所述多个纳米线108上方。在另一实施例中，不包含电介质盖112。在集成电路结构100中还包含栅极间隔物（spacer），诸如电介质栅极间隔物116a和内部间隔物116b。29.再次参照图1，在所述多个纳米线108的端处包含外延源极或漏极结构124。外延源极或漏极结构124的每个外延源极或漏极结构包含上部124b和下外延延伸部124a。在一个实施例中，上部124b与下外延延伸部124a连续，如所描绘的。在一个实施例中，上部124b具有与下外延延伸部124a横向宽度相比更大的横向宽度，还如所描绘的。在一个实施例中，下外延延伸部124a具有在副鳍104的最高表面以下的最低表面，如所描绘的。30.再次参照图1，在所述多个纳米线108上和周边包含栅极结构。该栅极结构能够包含高k栅极电介质层126和金属栅电极128。另外特征能够包含导电接触部130和/或附加间隔物或层间电介质材料132。在一实施例中，导电接触部130直接接触外延源极或漏极结构124的上部124b的对应导电接触部，如所描绘的。31.再次参照图1，根据本公开的一实施例，集成电路结构100包含纳米线108的竖直布置。栅极堆叠126/128在纳米线108的竖直布置上方。第一外延源极或漏极结构（左124）在纳米线108的竖直布置的第一端。第二外延源极或漏极结构（右124）在纳米线108的竖直布置的第二端。第一或第二外延源极或漏极结构124的一个或两者具有上部124b和下外延延伸部124a。32.在一实施例中，上部124b与下外延延伸部124a连续。在一实施例中，上部124b具有与下外延延伸部124a的横向宽度相比更大的横向宽度。在一实施例中，纳米线108的竖直布置在副鳍104上方。在一个此类实施例中，下外延延伸部124a具有在副鳍104的最高表面以下的最低表面。33.更通常，在一实施例中，纳米线108是硅纳米线、硅锗纳米线、锗纳米线或锗锡纳米线。在一实施例中，源极或漏极结构124是硅源极或漏极结构124、硅锗源极或漏极结构124、锗源极或漏极结构124或锗锡源极或漏极结构124。在一特定实施例中，纳米线108的竖直布置包含硅，以及第一和第二外延源极或漏极结构124包含硅和锗。在另一特定实施例中，纳米线108的竖直布置包含硅和锗，以及第一和第二外延源极或漏极结构124包含硅和锗。34.作为示范工艺流程，图2a-2e示出根据本公开的一实施例表示制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法中的各种操作的截面视图。35.参照图2a，初始结构200包含衬底202（诸如硅衬底），其上具有鳍204。鳍204包含多个纳米线形成层206（诸如硅层）和与所述多个纳米线形成层206交错的牺牲材料208（诸如硅锗）。伪栅极结构210（诸如多晶硅伪栅极结构）在鳍204上方以及沿鳍204的侧面（后者由虚线所指示）。36.参照图2b，鳍204被蚀刻以形成源极或漏极空腔212之间的多个纳米线206a和图案化牺牲材料208a。图案化牺牲材料208a和所述多个纳米线206a的堆叠可形成在副鳍（例如作为上方蚀刻或epi下切蚀刻衬底202以形成衬底202a的结果所形成的硅副鳍）上方。另外，在衬底202a中副鳍的任一侧上可形成凹陷，如所描绘的。可执行凹陷工艺以相对所述多个纳米线206a而使图案化牺牲材料208a凹陷，如所描绘的。栅极间隔物（诸如硅氮化物间隔物）可然后沿伪栅极结构210的侧面以及沿凹陷的图案化牺牲材料208a的侧面而形成。栅极间隔物的部分214a可称作外部栅极间隔物，而栅极间隔物的部分214b可称作空腔间隔物或内部间隔物。在一个实施例中，栅极间隔物的形成在副鳍的任一侧上衬底202a中的凹陷中留下电介质材料216，如所描绘的。37.参照图2c，衬底202a中的凹陷中的电介质材料216（例如使用各向异性蚀刻）被移除。电介质材料216的移除在衬底202a中留作暴露的凹陷218。38.再次参照图2d，在所述多个纳米线206a的端处形成外延源极或漏极结构220。在一个实施例中，外延源极或漏极结构220的每个外延源极或漏极结构包含上部和下外延延伸部，诸如以上关联图1所描述的。在一个实施例中，在衬底202a中的凹陷218中形成下外延延伸部，如所描绘的。39.参照图2e，替代栅极工艺和纳米线释放工艺被用于移除伪栅极结构210并且然后移除图案化牺牲材料208a。然后形成永久栅极结构。永久栅极结构能够包含高k栅极电介质层222以及金属栅电极224，如所描绘的。对所导致结构的附加处理能够包含层间电介质材料和/或导电接触部的形成。40.在第二方面中，描述了用于pmos源极或漏极外延的缺陷减轻选择性gaa的注入表面活性剂催化剂的实现。41.为了提供上下文，对于gaa晶体管，源极漏极外延具有支持外延的多个生长前面：所暴露的si纳米线和副鳍。外延生长源于断开的纳米线，其生长在空腔间隔物上方并且合并，形成缺陷。存在对减轻这些缺陷的需要以允许pmos s/d充当p-沟道装置的压缩应力源并且增加其性能。epi生长工艺参数（诸如温度）可被调谐以相比（110）界面而优选（001）界面上的生长。优选（001）上生长的生长工艺参数能够导致具有pmos s/d的更高电阻率或者非期望切面形状（faceted shape）的薄膜，所述形状造成短路担忧。42.根据本公开的一个或多个实施例，表面活性剂催化剂在pmos s/d外延之前被注入。定向注入能够影响副鳍表面而不是纳米线仅从副鳍表面催化生长。在一个实施例中，因为注入催化剂材料还是表面活性剂，所以它能够在外延生长期间分离到表面并且继续催化源于副鳍表面的受压“自底向上”的sige生长。这能够导致p沟道装置中的更高应力，而仍允许低电阻率pmos s/d并且因此有更高的性能。43.在一实施例中，尽管催化剂的主体（bulk）能够保持在epi的顶表面上，也能够在s/dꢀ‑ꢀsi副鳍连接中存在残留量的催化剂并且在注入期间所述残留量的催化剂嵌入在空腔和栅极间隔物中。对源极漏极的apt和sims分析能够揭露注入物类（species）的轮廓，其能够被逆向工程以便理解注入的位置和用途。44.为了提供进一步的上下文，随着p掺杂的sige从多个生长前面而生长：纳米线和副鳍、应力释放缺陷通常在这些生长前面合并时被生成。在一实施例中，这通过只从副鳍催化生长而能够被避免，并且从副鳍开始的epi能够连贯地与si纳米带相融而不留下缺陷。用退火工艺能够取得注入之后晶体损坏的恢复。45.在一实施例中，通过注入能够催化pepi生长的表面活性剂物类来解决以上所描述问题。它的表面活性剂性质是至关重要的，以使得所注入剂量的显著部分搭载于（ride）源自于si副鳍的epi生长界面，并且这允许继续自底向上的生长。在一实施例中，退火操作可用于恢复由于所述注入而对结晶度（crystallinity）的任何损坏。46.作为示范工艺流程，图3a-3h示出根据本公开的一实施例表示使用注入表面活性剂催化剂来制作全环绕栅极集成电路结构的方法中的各种操作的截面视图。作为示范结构，图4示出根据本公开的一实施例表示使用注入表面活性剂催化剂而制作的全环绕栅极集成电路结构的截面视图。47.参照图3a，初始结构300包含衬底302，诸如硅衬底。多个纳米线形成层304（诸如硅层）和多个牺牲材料层306（诸如硅锗）在衬底302以上。48.参照图3b，初始结构被蚀刻以形成鳍308，所述鳍308包含纳米线形成层304a和多个牺牲材料层306a和可能的图案化衬底302a中的副鳍303。伪栅极结构310（诸如多晶硅伪栅极结构）形成在所导致的结构上方（例如包含在所描绘结构之前和之后的位置）。电介质栅极间隔物312沿伪栅极结构310的侧面而形成。49.参照图3c，鳍308被蚀刻以形成鳍308a，每个鳍308a包含多个纳米线304b和图案化牺牲材料306b，带有在图案化副鳍303和图案化衬底302b上方居间的（intervening）源极或漏极空腔。50.参照图3d，执行凹陷工艺以相对所述多个纳米线304b来使图案化牺牲材料306b凹陷以形成图案化牺牲材料306c。空腔间隔物或内部间隔物314然后沿图案化牺牲材料306c的侧面而形成。51.参照图3e，在操作320，催化剂被注入在图3d的结构中。52.参照图3f，执行凹陷工艺以相对空腔间隔物或内部间隔物314来使所述多个纳米线304b凹陷以形成多个纳米线304c。53.参照图3g，外延工艺开始并且由所注入催化剂自底向上所驱动。在初始形成阶段，初始外延结构322形成并且其上具有残留的注入表面活性剂323。54.参照图3h，外延工艺继续。在之后的形成阶段，外延源极或结构322a形成并且其上具有残留的注入表面活性剂。在一实施例中，当生长完成时，残留的注入表面活性剂323a能够通过蚀刻工艺而被移除。还可实现退火工艺以移除任何缺陷。55.参照图4，替代栅极工艺和纳米线释放工艺被用于移除伪栅极结构310并且然后移除来自图3h的图案化牺牲材料306c。永久栅极结构然后形成以提供集成电路结构400。永久栅极结构能够包含高k栅极电介质层404和金属栅电极406，如所描绘的。对所导致结构的附加处理能够包含层间电介质材料和/或导电接触部的形成。对所导致结构的附加处理能够包含层间电介质材料412和/或导电接触部414（所述导电接触部414能够包含阻挡层416和导电填料418）的形成。56.如通篇所使用的，硅层可被用于描述由非常大量（如果不是所有）的硅所组成的硅材料。然而，将领会，实际上形成100%纯si可能是困难的，因此可能包含微小百分比的碳、锗或锡。此类杂质可作为不可避免的杂质或组分而在si的沉积期间被包含，或在后沉积处理期间的扩散时可“污染”si。如此，本文针对硅层所描述实施例可包含含有相对小量（例如“杂质”等级的非si原子或物类（诸如ge、c或sn））的硅层。将领会，如本文所描述的硅层可以是不掺杂的或可以掺杂有掺杂物原子，诸如硼、磷或砷。57.如通篇所使用的，锗层可被用于描述由非常大量（如果不是所有）的锗所组成的锗材料。然而，将领会，实际上形成100%纯ge可能是困难的，因此可能包含微小百分比的硅、碳或锡。此类杂质可作为不可避免的杂质或组分而在ge的沉积期间被包含，或在后沉积处理期间的扩散时可“污染”ge。如此，本文针对锗层所描述实施例可包含含有相对小量（例如“杂质”等级的非ge原子或物类（诸如碳、硅或锡））的锗层。将领会，如本文所描述的锗层可以是不掺杂的或可以掺杂有掺杂物原子，诸如硼、磷或砷。58.如通篇所使用的，硅锗层可被用于描述由大部分的硅和锗两者（诸如至少5%的两者）组成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包含大约60%锗和大约40%硅（si40ge60）。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包含大约30%锗和大约70%硅（si70ge30）。将领会，实际上形成100%纯硅锗（通常称作sige）可能是困难的，因此可能包含微小百分比的碳或锡。此类杂质可作为不可避免的杂质或组分而在sige的沉积期间被包含，或在后沉积处理期间的扩散时可“污染”sige。如此，本文针对硅锗层所描述实施例可包含含有相对小量（例如“杂质”等级的非ge和非si原子或物类（诸如碳或锡））的硅锗层。将领会，如本文所描述的硅锗层可以是不掺杂的或可以掺杂有掺杂物原子，诸如硼、磷或砷。59.如通篇所使用的，锗锡层可被用于描述由大部分的锗和锡两者（诸如至少5%的两者）组成的锗锡材料。在一些实施例中，锗的量大于锡的量。在其他实施例中，锡的量大于锗的量。将领会，实际上形成100%纯锗锡（通常称作gesn）可能是困难的，因此可能包含微小百分比的碳或硅。此类杂质可作为不可避免的杂质或组分而在gesn的沉积期间被包含，或在后沉积处理期间的扩散时可“污染”gesn。如此，本文针对锗锡层所描述实施例可包含含有相对小量（例如“杂质”等级的非ge和非sn原子或物类（诸如碳或硅））的锗锡层。将领会，如本文所描述的锗锡层可以是不掺杂的或可以掺杂有掺杂物原子，诸如硼、磷或砷。60.在另一方面中，纳米线释放处理可通过替代栅极沟槽而被执行。以下描述此类释放的示例工艺。另外，在还有的另一方面中，后端（be）互连缩小能够导致更低性能和更高制造成本（由于图案化复杂度）。本文所描述实施例可被实现以能够实现纳米线晶体管的前侧（front-side）和后侧互连集成。本文所描述实施例可提供某个方式以取得相对更宽的互连间距。结果是改进的产品性能和更低的图案化成本。实施例可被实现以能够实现具有低功率和高性能的所缩小纳米线或纳米带晶体管的稳健功能性。61.在另一方面中，为了能够实现到一对非对称源极和漏极接触部结构的导电接触部结构的访问，本文所描述集成电路结构可使用前侧结构制作方式的后侧揭露来被制作。在一些示范实施例中，晶体管或其他装置结构的后侧的揭露牵涉晶圆级后侧处理。对比常规tsv类型技术，如本文所描述晶体管的后侧的揭露可以装置元（device cell）的密度以及甚至在装置的子区域（sub-region）内被执行。另外，晶体管的后侧的此类揭露可被执行以移除大体上所有的施主衬底，在前侧装置处理期间装置层在该施主衬底上被安置（dispose）。如此，数微米深的tsv变得不必要，因为晶体管的后侧的揭露之后的装置元中半导体的厚度潜在只是数十或数百纳米。62.本文所描述揭露技术可使能从“自底向上”装置制作到“自中心向外”制作的范例式转移，其中“中心”是前侧制作中所采用、从后侧揭露并且再次在后侧制作中采用的任何层。对装置结构的前侧和所揭露后侧两者的处理可解决关联于制作3d ic的许多挑战（在首要依靠前侧处理时）。63.晶体管的后侧的揭露方式可被采用以便例如移除施主-宿主（donor-host）衬底装配件的居间层和载体层的至少一部分。工艺流程开始于施主-宿主衬底装配件的输入。施主-宿主衬底中某个厚度的载体层被抛光（例如cmp）和/或用湿法或干法（例如离子）蚀刻工艺而被蚀刻。可采用已知适用于载体层的组成的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是族iv半导体（例如硅）的情况下，可采用已知适用于变薄该半导体的cmp浆料（slurry）。类似地，还可采用已知适用于变薄族iv半导体的任何湿法蚀刻剂或离子蚀刻工艺。64.在一些实施例中，沿大体上平行于居间层的断裂平面来切开（cleave）载体层先于以上操作。切开或断裂工艺可被用于移除大部分的载体层作为块状团（as a bulk mass），减少需要用于移除载体层的抛光或蚀刻时间。例如，在载体层厚度是400-900um的情况下，通过实施已知任何毯式（blanket）注入可切掉100-700um来促进晶圆级断裂。在一些示例实施例中，轻元素（例如h、he或li）被注入到期望有断裂平面的载体层内的均匀目标深度。在此类切开工艺之后，在施主-宿主衬底装配件中剩余厚度的载体层可然后被抛光或蚀刻以完成移除。备选地，在载体层没有断裂的情况下，研磨、抛光和/或蚀刻操作可被采用以移除厚度更大的载体层。65.接下来，检测到居间层的暴露。检测被用于识别施主衬底的后侧表面已几乎推进到装置层时的点。可实施已知适用于检测针对载体层和居间层所采用材料之间的转换的任何端点检测技术。在一些实施例中，一个或多个端点准则基于对在抛光或蚀刻执行期间施主衬底的后侧表面的光吸收和发射中的改变的检测。在一些其他实施例中，端点准则关联于在施主衬底后侧表面的抛光或蚀刻期间副产品的光吸收和发射中的改变。例如，关联于载体层蚀刻副产品的吸收或发射波长可按照载体层和居间层的不同组成的函数而改变。在其他实施例中，端点准则与抛光或蚀刻施主衬底的后侧表面的副产品中物类的质量中的改变关联。例如，处理的副产品可通过四极质量分析仪而被采样，以及物类质量中的改变可互相关联于载体层和居间层的不同组成。在另一示范实施例中，端点准则与施主衬底的后侧表面和抛光平面之间的摩擦中的改变关联，所述抛光平面与施主衬底的所述后侧表面接触。66.对居间层的检测可被加强，其中移除工艺相对于居间层而对载体层是有选择性的，因为载体移除工艺中的非均匀性可通过载体层和居间层之间的蚀刻比率增量而被减轻。如果研磨、抛光和/或蚀刻操作以足够低于移除载体层之比率的比率来移除居间层，检测甚至可被跳过。如果端点准则未被采用，则预确定的固定持续期的研磨、抛光和/或蚀刻操作可停止在居间层材料（如果居间层的厚度足够用于蚀刻的选择性）。在一些示例中，载体蚀刻比率：居间层蚀刻比率是3:1-10:1或更多。67.在暴露居间层时，至少一部分的居间层可被移除。例如，居间层的一个或多个组分层可被移除。例如，居间层的某个厚度可通过抛光而被均匀移除。备选地，居间层的某个厚度可通过掩蔽的或毯式蚀刻工艺而被移除。该工艺可采用与被用于变薄载体相同的抛光或蚀刻工艺，或者可以是与具有区别工艺参数的区别工艺相同的抛光或蚀刻工艺。例如，在居间层提供蚀刻停止以用于载体移除工艺的情况下，后者的操作可采用不同抛光或蚀刻工艺，所述不同抛光或蚀刻工艺相比装置层的移除而有利于居间层的移除。在少于数百纳米的居间层厚度将被移除的情况下，移除工艺可以较慢、为跨晶圆均匀性而被优化以及比被用于载体层移除的移除工艺而被更精确控制。cmp工艺可例如采用某个浆料，所述浆料提供半导体（例如硅）和电介质材料（例如sio）（其包围着装置层并且嵌入在居间层内，例如作为相邻装置区域间的电隔离）之间非常高的选择性（例如100:1–300:1或更多）。68.对于其中装置层通过居间层的完全移除而被揭露的实施例，后侧处理可开始于装置层的暴露的后侧或其中特定的装置区域。在一些实施例中，后侧装置层处理包含进一步的抛光或穿过装置层的某个厚度的湿法/干法蚀刻，所述装置层安置在居间层与先前在装置层中所制作的装置区域（诸如源极或漏极区域）之间。69.在一些实施例中，其中用湿法和/或离子蚀刻来使载体层、居间层或装置层后侧凹陷，此类蚀刻可以是图案化蚀刻或在材料选择性的蚀刻，该蚀刻将显著的非平面性或形貌给予装置层后侧表面中。如以下进一步所描述的，图案化可以在装置元内（即“元内”图案化）或可以跨装置元（即“元间”图案化）。在一些图案化蚀刻实施例中，至少一部分厚度的居间层作为用于后侧装置层图案化的硬掩膜而被采用。因此，掩蔽的蚀刻工艺可引出对应掩蔽的装置层蚀刻。70.以上所描述处理方案可导致包含ic装置的施主-宿主衬底装配件，所述ic装置使居间层的后侧、装置层的后侧和/或装置层内一个或多个半导体区域的后侧和/或前侧金属化被揭露。对这些所揭露区域的任何区域的附加后侧处理可然后在下游处理期间被执行。71.将领会，产生于以上示范处理方案可按相同或类似形式而用于随后的处理操作以便完成装置制作，诸如pmos和/或nmos装置制作。作为完成的装置的示例，图5示出根据本公开的一实施例作沿栅极线所取的非平面集成电路结构的截面视图。72.参照图5，半导体结构或装置500包含沟槽隔离区域506内的非平面有源区域（例如鳍结构，包含伸出的鳍部504和副鳍区域505）。在一实施例中，非平面有源区域不是牢固的鳍而是被分成副鳍区域505以上的纳米线（诸如纳米线504a和504b），如由虚线所表示的。在上述两者中任一情况中，为了简化对非平面集成电路结构500的描述，非平面有源区域504在以下被引用为伸出的鳍结构。在一实施例中，制作过程涉及提供全环绕栅极集成电路结构的工艺方案的使用，所述全环绕栅极集成电路结构具有包含衬底连接部的外延源极或漏极结构。73.栅极线508被安置在非平面有源区域（如果适用，包含包围的纳米线504a和504b）的伸出部504上方，以及被安置在沟槽隔离区域506的部分上方。如所示的，栅极线508包含栅电极550和栅极电介质层552。在一个实施例中，栅极线508可还包含电介质盖层554。从此视角还看到盖接触部514和上层（overlaying）栅极接触部过孔516还有上层金属互连560，它们全部被安置于层间电介质堆叠或层570。还从图5的视角看到，栅极接触部514在一个实施例中安置在沟槽隔离区域506上方，但不在非平面有源区域上方。在另一实施例中，栅极接触部514在非平面有源区域上方。74.在一实施例中，半导体结构或装置500是非平面装置，诸如但不限于鳍-fet装置、三栅极装置、纳米带装置或纳米线装置。在此类实施例中，对应半导体沟道区域由三维体组成或在三维体中形成。在一个此类实施例中，栅极线508的栅电极堆叠包围着该三维体的至少一顶表面和一对侧壁。75.如还在图5中所描绘的，在一实施例中，界面580在伸出的鳍部504与副鳍区域505之间存在。界面580能够是掺杂的副鳍区域505与轻度或无掺杂的上鳍部504之间的转型区域。在一个此类实施例中，每个鳍是大约10纳米宽或更少，并且副鳍掺杂物可选地从在副鳍位置的相邻固态状态掺杂层被供应。在一特定的此类实施例中，每个鳍少于10纳米宽。76.虽然未在图5中描绘，将领会，伸出的鳍部504的源极或漏极区域或相邻于伸出的鳍部504的源极或漏极区域在栅极线508的任一侧上，即向页面内和外。在一个实施例中，源极或漏极位置中伸出的鳍部504的材料被移除并且用另一半导体材料替代，例如通过外延沉积以形成包含衬底连接部的源极或漏极结构。源极或漏极区域可延伸到沟槽隔离区域506的电介质层的高度以下，即进入副鳍区域505。根据本公开的一实施例，更重度掺杂的副鳍区域（即界面580以下鳍的所掺杂部分）抑制通过块状半导体（bulk semiconductor）鳍的此部分的源极到漏极泄漏。77.再次参照图5，在一实施例中，鳍504/505（可能地，以及纳米线504a和504b）由晶硅锗层组成，其可掺杂有电荷载体，诸如但不限于磷、砷、硼、镓或其组合。78.在一实施例中，沟槽隔离区域506以及通篇所描述的沟槽隔离区域（沟槽隔离结构或沟槽隔离层）可由某种材料所组成，所述材料适合于最终电隔离或促成隔离永久栅极结构的部分与下层（underlying）块状衬底（bulk substrate）或隔离形成于下层块状衬底内的有源区域，诸如隔离鳍有源区域。例如，在一个实施例中，沟槽隔离区域506由电介质材料（诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅）所组成。79.栅极线508可由包含栅极电介质层552和栅电极层550的栅电极堆叠所组成。在一实施例中，栅电极堆叠的栅电极由金属栅极所组成以及栅极电介质层由高k材料所组成。例如，在一个实施例中，栅极电介质层由诸如但不限于以下材料所组成：氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸锌铅或其组合。另外，栅极电介质层的一部分可包含自衬底鳍504的顶部数层而形成的一层天然氧化物。在一实施例中，栅极电介质层由顶部高k部和下部所组成，所述下部由半导体材料的氧化物所组成。在一个实施例中，栅极电介质层由顶部的氧化铪和底部的二氧化硅或氮氧化硅的底部所组成。在一些实现中，栅极电介质的部分是“u”形结构，所述“u”形结构包含大体上与衬底的表面平行的底部以及大体上与衬底的顶表面垂直的两个侧壁部。80.在一个实施例中，栅电极由诸如但不限于以下金属层所组成：金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在一特定实施例中，栅电极由在金属功函数设置层以上的非功函数设置填充材料所组成。栅电极层可由p型功函数金属或n型功函数金属构成（取决于晶体管将是pmos还是nmos晶体管）。在一些实现中，栅电极层可由两个或更多金属层的堆叠构成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于pmos晶体管，可用于栅电极的金属包含但不限于钌、钯、铂、钴、镍和导电金属氧化物，如氧化钌。p型金属层将能够实现具有处于约4.9ev与约5.2ev之间的功函数的pmos栅电极的形成。对于nmos晶体管，可被用于栅电极的金属包含但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将能够实现具有处于约3.9ev与约4.2ev之间的功函数的nmos栅电极的形成。在一些实现中，栅电极可由“u”型结构构成，所述“u”型结构包含大体上与衬底的表面平行的底部和大体上与衬底的顶表面垂直的两个侧壁部。在另一实现中，形成栅电极的金属层的至少之一可仅仅是大体上与衬底的顶表面平行并且不包含大体上与衬底的顶表面垂直的侧壁部的平面层。在本公开的进一步实现中，栅电极可由u形结构和平面非u形结构的组合构成。例如，栅电极可由在一个或多个平面非u形层的顶上形成的一个或多个u形金属层构成。81.关联于栅电极堆叠的间隔物可由某种材料所组成，所述材料适合于最终电隔离或促成隔离永久栅极结构与相邻导电接触部，诸如自对准接触部。例如，在一个实施例中，间隔物由电介质材料（诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅）所组成。82.栅极接触部514和上层栅极接触部过孔516可由导电材料所组成。在一实施例中，接触部或过孔中的一个或多个接触部或过孔由金属物类所组成。金属物类可以是纯金属，诸如钨、镍或钴或者可以是合金诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）。83.在一实施例（尽管未示出）中，形成基本上完美对准于现有栅极图案508的接触部图案，而消除具有极其严格配准预算的光刻步骤的使用。在其他实施例中，所有接触部是前侧连接的且不是非对称的。在一个此类实施例中，自对准方式能够实现本质上高度有选择性的湿法蚀刻（例如相对常规所实现的干法或离子蚀刻）的使用以生成接触部开口。在一实施例中，接触部图案通过利用现有栅极图案结合接触部插塞（plug）光刻操作。在一个此类实施例中，该方式能够实现消除对用于生成接触部图案否则至关重要的光刻操作（如在常规方式中所使用的）的需要。在一实施例中，沟槽接触部格不是被单独图案化的，而是形成在多晶（栅极）线间。例如，在一个此类实施例中，沟槽接触部格在栅极光栅图案化之后但在栅极光栅切割之前被形成。84.在一实施例中，提供的结构500涉及栅极堆叠结构508通过替代栅极工艺进行的制作。在此类方案中，伪栅极材料（诸如多晶或氮化硅柱材料）可被移除并且用永久栅电极材料代替。在一个此类实施例中，还在此工艺中形成永久栅电极层，而非从更早的处理中被完成。在一实施例中，伪栅极通过干法蚀刻或湿法蚀刻工艺而被移除。在一个实施例中，伪栅极由多晶硅或非结晶硅所组成并且用包含sf6的使用的干法蚀刻工艺而被移除。在另一实施例中，伪栅极由多晶硅或非结晶硅所组成并且用包含nh4oh或羟化四甲铵水溶液的使用的湿法蚀刻工艺而被移除。在一个实施例中，伪栅极由氮化硅所组成并且用包含磷酸水溶液的使用的湿法蚀刻工艺而被移除。85.再次参照图5，半导体结构或装置500的布置是把装置接触部置于隔离区域上方。此类布置可视作对布局空间的无效使用。然而，在另一实施例中，半导体装置具有某些接触部结构，这些接触部结构接触在有源区域上方（例如在鳍505上方）以及在与沟槽接触部过孔的相同层中所形成的栅电极的部分。86.将领会，不是以上所述工艺的所有方面都需要落入本公开的实施例的精神和范围内才被实施。还有，本文所描述工艺可用于制作一个或多个半导体装置。半导体装置可以是晶体管或相似装置。例如在一实施例中，半导体装置是用于逻辑或存储器的金属氧化物半导体（mos）晶体管或者是双极晶体管。还有，在一实施例中，半导体装置具有三维架构，诸如三栅极装置、独立访问的双栅极装置或fin-fet。一个或多个实施例针对在10纳米（nm）以下技术节点制作半导体装置可以是尤其有用的。87.在一实施例中，如贯穿本说明书所使用的，层间电介质（ild）材料由一层电介质或绝缘材料所组成或包含一层电介质或绝缘材料。适合的电介质材料的示例包含但不限于硅的氧化物（例如二氧化硅（sio2））、掺杂的硅的氧化物、硅的氟氧化物、碳掺杂的硅的氧化物、本领域中已知的各种低k电介质材料以及其组合。层间电介质材料可通过常规技术（诸如，例如化学气相沉积（cvd）、物理气相沉积（pvd））或通过其他沉积方法而形成。88.在一实施例中，如还贯穿本说明书所使用的，金属线或互连线材料（和过孔材料）由一个或多个金属或其他导电结构所组成。常见示例是使用铜线和结构，其可包含或可不包含铜与包围的ild材料之间的阻挡层。如本文所使用的，术语“金属”包含合金、堆叠和多个金属的其他组合。例如，金属互连线可包含阻挡层（例如包含ta、tan、ti或tin中的一项或多项的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或可以从若干层（包含导电衬层和填充层）而形成。任何适合的沉积工艺（诸如电镀、化学气相沉积或物理气相沉积）可用于形成互连线。在一实施例中，互连线由导电材料（诸如，但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金）所组成。在本领域中互连线还有时称作迹线、导线、线、金属或简称为互连。89.在一实施例中，如还贯穿本说明书所使用的，硬掩膜材料、盖层或插塞由不同于层间电介质材料的电介质材料所组成。在一个实施例中，不同硬掩膜、盖层或插塞材料可使用在不同区域中，以便相互提供不同生长或蚀刻选择性以及将不同生长或蚀刻选择性提供到下层电介质和金属层。在一些实施例中，硬掩膜层、盖或插塞层包含一层硅的氮化物（例如氮化硅）或一层硅的氧化物或两者或其组合。其他适合材料可包含基于碳的材料。取决于特定实现而可使用本领域中已知的其他硬掩膜、盖或插塞层。硬掩膜、盖或插塞层可通过cvd、pvd或通过其他沉积方法而形成。90.在一实施例中，如还贯穿本说明书所使用的，使用193nm沉浸光刻（i193）、euv和/或ebdw光刻或诸如此类来执行光刻操作。可使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩膜是由形貌掩蔽部、抗反射涂敷（arc）层和光致抗蚀剂层所组成的三层掩膜。在一特定的此类实施例中，该形貌掩蔽部是碳硬掩膜（chm）层以及该抗反射涂敷层是硅arc层。91.在另一方面中，一个或多个实施例是针对通过自对准栅极端盖（sage）结构而被分开的相邻半导体结构或装置。特定实施例可针对sage架构中多个宽度（multi-wsi）的纳米线和纳米带的集成并且通过sage壁被分开。在一实施例中，纳米线/纳米带在前端工艺流程的sage架构部分中集成有多个wsi。此类工艺流程可涉及不同wsi的纳米线和纳米带的集成以便提供具有低功率和高性能的下一代晶体管的稳健功能性。关联外延源极或漏极区域可以是嵌入式的（例如，纳米线的部分被移除并且然后执行源极或漏极（s/d）生长），并且可以是衬底连接部或包含衬底连接部。92.为了提供进一步的上下文，自对准栅极端盖（sage）架构的优点可包含：能够实现更高的布局密度以及特别是对扩散到扩散的间隔进行缩小。为了提供说明性比较，图6示出根据本公开的一实施例针对非端盖架构（左手侧（a））和与之相对的自对准栅极端盖（sage）架构（右手侧（b））通过纳米线和鳍所取的截面视图。93.参照图6的左手侧（a），集成电路结构600包含具有鳍604的衬底602，鳍604在隔离结构608以上从中伸出某个量606，隔离结构608横向包围着鳍604的下部。鳍的上部可包含松弛缓冲层622和缺陷修改层620，如所描绘的。对应的纳米线605在鳍604上方。栅极结构可在集成电路结构600上方形成以制作装置。然而，通过增加鳍604/纳米线605对之间的间隔可容纳此类栅极结构中的中断（break）。94.通过对比，参照图6的右手侧（b），集成电路结构650包含具有鳍654的衬底652，鳍654在隔离结构658以上从中伸出某个量656，隔离结构658横向包围着鳍654的下部。鳍的上部可包含松弛缓冲层672和缺陷修改层670，如所描绘的。对应的纳米线655在鳍654上方。隔离sage壁660（其上可包含硬掩膜，如所描绘的）被包含在隔离结构652内以及相邻鳍654/纳米线655对之间。隔离sage壁660与最近的鳍654/纳米线655对之间的距离定义栅极端盖间隔662。栅极结构可在集成电路结构600上方、隔离sage壁之间而形成以制作装置。此类栅极结构中的中断是由隔离sage壁所施加的。由于隔离sage壁660是自对准的，来自常规方式的约束能够被最小化以能够实现更激进的扩散到扩散间隔。另外，由于栅极结构包含在所有位置的中断，各个栅极结构部分可以是由局部互连所连接、在隔离sage壁660上方形成的层。在一实施例中，如所描绘的，sage壁660各自包含下电介质部和在该下电介质部上的电介质盖。根据本公开的一实施例，关联于图6的结构的制作工艺涉及提供具有外延源极或漏极结构的全环绕栅极集成电路结构的工艺方案的使用，所述外延源极或漏极结构可包含衬底连接部。95.自对准栅极端盖（sage）处理方案涉及栅极/沟槽接触部端盖的形成，所述栅极/沟槽接触部端盖自对准于鳍而不要求用于虑及（account for）掩膜误配准的额外长度。因此，可实现实施例以能够实现晶体管布局面积的收缩。本文所描述实施例可涉及栅极端盖隔离结构的制作，所述栅极端盖隔离结构可还称作栅极壁、隔离栅极壁或自对准栅极端盖（sage）壁。96.在具有分开相邻装置的sage壁的结构的示范处理方案中，图7示出根据本公开的一实施例表示制作带有全环绕栅极装置的自对准栅极端盖（sage）结构的方法中的各种操作的截面视图。97.参照图7的（a）部分，初始结构包含衬底702以上的纳米线图案化堆叠704。光刻图案化堆叠706形成在该纳米线图案化堆叠704以上。纳米线图案化堆叠704包含可以在松弛缓冲层782和缺陷修改层780以上的交错的牺牲层710和纳米线层712，如所描绘的。保护掩膜714在纳米线图案化堆叠704与光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是由形貌掩蔽部720、抗反射涂敷（arc）层722和光致抗蚀剂层724所组成的三层掩膜。在一特定的此类实施例中，该形貌掩蔽部720是碳硬掩膜（chm）层以及该抗反射涂敷层722是硅arc层。98.参照图7的（b）部分，（a）部分的堆叠被光刻图案化并且然后被蚀刻以提供包含图案化衬底702和沟槽730的所蚀刻结构。99.参照图7的（c）部分，（b）部分的结构具有在沟槽730中形成的sage材料742和隔离层740。该结构然后被平面化以使图案化的形貌掩蔽层720'留作暴露的上层。100.参照图7的（d）部分，隔离层740被凹陷到图案化衬底702的上表面以下（例如为了定义伸出的鳍部以及提供sage壁742之下的沟槽隔离结构741）。101.参照图7的（e）部分，牺牲层710至少在沟道区域中被移除以释放纳米线712a和712b。在图7的（e）部分的结构的形成之后，栅极堆叠可环绕纳米线712b或712a、在衬底702的伸出的鳍的上方以及在sage壁742之间而形成。在一个实施例中，在栅极堆叠的形成之前，保护掩膜714的剩余部分被移除。在另一实施例中，保护掩膜714的剩余部分保留为作为处理方案的制品的绝缘鳍帽。102.再次参照图7的（e）部分，将领会，沟道视图被描绘，其中源极或漏极区域朝向页面内和外放置。在一实施例中，包含纳米线712b的沟道区域具有小于包含纳米线712a的沟道区域的宽度。因此，在一实施例中，集成电路结构包含多个宽度（多wsi）的纳米线。虽然712b和712a的结构可分别区分为纳米线和纳米带，但是本文中此类结构都通常称作纳米线。还将领会，通篇对鳍/纳米线对的引用和描绘可指代包含鳍和一个或多个上层纳米线（例如在图7中示出两个上层纳米线）的结构。根据本公开的一实施例，关联于图7的结构的制作工艺涉及提供具有外延源极或漏极结构的全环绕栅极集成电路结构的工艺方案的使用，所述外延源极或漏极结构可包含衬底连接部。103.在一实施例中，如通篇所描述的，自对准栅极端盖（sage）隔离结构可由一种或多种材料所组成，所述材料适合于最终将永久栅极结构的部分与彼此电隔离或促成永久栅极结构的部分与彼此的隔离。示范的材料或材料组合包含单材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示范的材料或材料组合包含具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上部更高电介质常数材料（诸如氧化铪）的多层堆叠。104.为了突出具有三个竖直布置的纳米线的示范集成电路结构，图8a示出根据本公开的一实施例基于纳米线的集成电路结构的三维截面视图。图8b示出作沿a-a'轴所取的图8a的基于纳米线的集成电路结构的截面源极或漏极视图。图8c示出作沿b-b'轴所取的图8a的基于纳米线的集成电路结构的截面沟道视图。105.参照图8a，集成电路结构800包含衬底802以上的一个或多个竖直堆叠的纳米线（804集合）。在一实施例中，如所描绘的，松弛缓冲层802c、缺陷修改层802b和下衬底部802a被包含在衬底802中，如所描绘的。在最低纳米线以下、自衬底802而形成的可选鳍未被描绘以为了出于说明性目的而强调纳米线部分。本文中实施例既针对单导线装置又针对多导线装置。如一示例，出于说明性目的而示出具有纳米线804a、804b和804c的基于三纳米线的装置。为了便于描述，在描述集中于所述纳米线之一的情况下，纳米线804a被用作示例。将领会，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例针对所述纳米线的每个纳米线可具有相同或基本上相同的属性。106.纳米线804的每个纳米线在纳米线中包含沟道区域806。沟道区域806具有长度（l）。参照图8c，沟道区域还具有周长（pc）正交于长度（l）。参照图8a和8c两者，栅电极堆叠808包围着沟道区域806的每个沟道区域的整个周长（pc）。栅电极堆叠808包含栅电极以及沟道区域806与该栅电极之间的栅极电介质层（未示出）。在一实施例中，沟道区域是分立的，因为它完全由栅电极堆叠808所包围而不具有任何居间的材料，诸如下层衬底材料或上层沟道制作材料。相应地，在具有多个纳米线804的实施例中，这些纳米线的沟道区域806还相对彼此而分立。107.参照图8a和8b两者，集成电路结构800包含一对非分立源极或漏极区域810/812。所述一对非分立源极或漏极区域810/812在所述多个竖直堆叠的纳米线804的沟道区域806的任一侧上。另外，所述一对非分立源极或漏极区域810/812邻近于所述多个竖直堆叠的纳米线804的沟道区域806。在一个此类实施例中，未被描绘的是，所述一对非分立源极或漏极区域810/812直接竖直邻近于沟道区域806，因为外延生长在延伸到沟道区域806外的纳米线部分上或之间，其中在源极或漏极结构内示出纳米线端。在另一实施例中，如在图8a中所描绘的，所述一对非分立源极或漏极区域810/812不直接竖直邻近于沟道区域806，因为它们被形成在纳米线的端处而非纳米线之间。在一实施例中，非分立源极或漏极区域810/812是包含衬底连接部的非分立源极或漏极区域。108.在一实施例中，如所描绘的，源极或漏极区域810/812是非分立的，因为不存在单独并且分立的源极或漏极区域以用于纳米线804的每个沟道区域806。相应地，在具有多个纳米线804的实施例中，这些纳米线的源极或漏极区域810/812对每个纳米线是全局或统一的而不是分立的源极或漏极区域。即，非分立源极或漏极区域810/812在以下意义上是全局的：单一统一的特征被用作源极或漏极区域以用于多个（此情况中是3个）纳米线804并且更具体用于多于一个分立沟道区域806。在一个实施例中，从正交于分立沟道区域806的长度的截面视角来看，所述一对非分立源极或漏极区域810/812的每个大约是呈矩形形状，带有底部锥形部和顶部顶角部，如在图8b中所描绘的。109.根据本公开的一实施例，并且如在图8a和8b中所描绘的，集成电路结构800进一步包含一对接触部814，每个接触部814在所述一对非分立源极或漏极区域810/812之一上。在一个此类实施例中，从竖直意义上，每个接触部814完全包围相应非分立源极或漏极区域810/812。在另一方面，非分立源极或漏极区域810/812的整个周长可能不可接近以用于与接触部814接触，且接触部814因此仅部分包围非分立源极或漏极区域810/812，如在图8b中所描绘的。在未描绘的对比实施例中，沿a-a'轴所取的非分立源极或漏极区域810/812的整个周长由接触部814所包围。110.再次参照图8a，在一实施例中，集成电路结构800进一步包含一对间隔物816。如所描绘的，所述一对间隔物816的外部可重叠于非分立源极或漏极区域810/812的部分，提供了所述一对间隔物816之下非分立源极或漏极区域810/812的“嵌入”部。还如所描绘的，非分立源极或漏极区域810/812的这些嵌入部可不延伸到所述一对间隔物816的整体之下。111.衬底802可由适合于集成电路结构制作的材料所组成。在一个实施例中，衬底802包含由某种材料的单晶所组成的下块状衬底，所述材料包含但不限于：硅、锗、硅锗、锗锡、硅锗锡或ⅲ‑ⅴ族化合物半导体材料。由可包含但不限于二氧化硅、氮化硅或氮氧化硅的材料所组成的上绝缘体层在所述下块状衬底上。因此，结构800可制作自初始绝缘体上半导体（semiconductor-on-insulator）衬底。备选地，结构800直接形成自块状衬底，并且局部氧化被用于形成电绝缘的部分来代替上述的上绝缘体层。在另一备选实施例中，结构800直接形成自块状衬底，并且掺杂被用于形成其上的电隔离有源区域，诸如纳米线。在一个此类实施例中，第一纳米线（即最接近衬底的）是以omega-fet类型结构的形式。112.在一实施例中，纳米线804可被调节大小为导线或带（如以下所描述的），以及可具有去方形或较圆的角。在一实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料所组成。在一个此类实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线基于自（100）全局朝向，例如具有z方向中的《100》平面。如以下所描述的，还可考虑其他朝向。在一实施例中，纳米线804的尺寸从截面视角来看，是纳米级上的。例如，在一特定实施例中，纳米线804的最小尺寸小于大约20纳米。在一实施例中，纳米线804由应变材料所组成，特别是在沟道区域806中。113.参照图8c，在一实施例中，沟道区域806的每个具有宽度（wc）和高度（hc），宽度（wc）大约是与高度（hc）相同。即，在两种情况中，在截面轮廓中沟道区域806是像方形的或者像圆形的（如果是圆角的）。在另一方面，沟道区域的宽度和高度不需要相同，诸如，如通篇所描述的针对纳米带的情况。114.在一实施例中，如通篇所描述的，集成电路结构包含非平面装置，诸如但不限于finfet或三栅极装置（具有对应的一个或多个上层纳米线结构）。在此类实施例中，对应的半导体沟道区域由三维体所组成或形成在三维体中，其带有位于该三维体上层的一个或多个分立纳米线沟道部。在一个此类实施例中，栅极结构包围至少一顶表面和一对三维体的侧壁，并且进一步包围所述一个或多个分立纳米线沟道部的每个分立纳米线沟道部。115.在一实施例中，如通篇所描述的，下层衬底可由能够承受制造工艺的半导体材料所组成，在所述半导体材料中电荷能够迁移。在一实施例中，衬底是块状衬底，其由以下材料所组成：晶硅、硅/锗或锗层（掺杂有电荷载体，诸如但不限于磷、砷、硼、镓或其组合以形成有源区域）。在一个实施例中，块状衬底中硅原子的浓度大于97%。在另一实施例中，块状衬底由不同晶衬底顶上生长的外延层（例如，在掺杂硼的块状硅单晶衬底顶上生长的硅外延层）所组成。块状衬底可备选地由族iii-v材料所组成。在一实施例中，块状衬底由诸如但不限于以下族iii-v材料所组成：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化镓铟、砷化镓铝、磷化镓铟或其组合。在一个实施例中，块状衬底由族iii-v材料所组成，并且电荷载体掺杂物杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。116.本文所公开实施例可用于制造种类繁多的不同类型的集成电路和/或微电子装置。此类集成电路的示例包含但不限于处理器、芯片集组件、图形处理器、数字信号处理器、微控制器和诸如此类。在其他实施例中，半导体存储器可被制造。还有，集成电路或其他微电子装置可在本领域中已知的种类繁多的电子装置中使用。例如，在计算机系统（例如桌面型、膝上型、服务器）中，蜂窝电话、个人电子等。集成电路可与系统中总线和其他组件耦合。例如，处理器通过一个或多个总线可耦合到处理器、芯片集等。该处理器、该存储器和该芯片集的每个可潜在使用本文所公开的方式被制造。117.图9示出根据本公开的一实施例的一个实现的计算装置900。计算装置900包容板902。板902可包含多个组件，所述多个组件包含但不限于处理器904和至少一个通信芯片906。处理器904物理上和电耦合到板902。在一些实现中，所述至少一个通信芯片906还物理上和电耦合到板902。在进一步实现中，通信芯片906是处理器904的部分。118.计算装置900取决于它的应用，可包含可以或可不物理上或电耦合到板902的其他组件。这些其他组件包含但不限于易失性存储器（例如dram）、非易失性存储器（例如rom）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）装置、罗盘、加速度计、陀螺仪、扬声器、摄像机以及大容量存储装置（诸如硬盘驱动器、致密盘（cd）、数字多功能盘（dvd）等等）。119.通信芯片906能够实现无线通信以用于到和来自计算装置900的数据的传输。术语“无线”和它的派生可用于描述可通过使用调制的电磁辐射、通过非固态介质而交流数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示所关联装置不含有任何导线，尽管在一些实施例中它们可能不含有。通信芯片906可实现多个无线标准或协议的任何无线标准或协议，包含但不限于 wi-fi（ieee 802.11族）、wimax（ieee 802.16族）、ieee 802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生以及命名为3g、4g、5g及以上（and beyond）的任何其他无线协议。计算装置900可包含多个通信芯片906。例如，第一通信芯片906可专用于较短范围无线通信（诸如wifi和蓝牙），以及第二通信芯片906可专用于较长范围无线通信（诸如gps、edge、gprs、cdma、wimax、lte、ev-do和其他）。120.计算装置900的处理器904包含封装于处理器904内的集成电路管芯。处理器904的该集成电路管芯可包含一个或多个结构，诸如具有带衬底连接部的源极或漏极结构的全包围栅极集成电路结构，其根据本公开的实施例的实现而被构造。术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将所述电子数据转变成可存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。121.通信芯片906还包含在通信芯片906内封装的集成电路管芯。通信芯片906的该集成电路管芯可包含一个或多个结构，诸如具有带衬底连接部的源极或漏极结构的全包围栅极集成电路结构，其根据本公开的实施例的实现而被构造。122.在进一步实现中，在计算装置900内包容的另一组件可含有集成电路管芯，该集成电路管芯包含一个或多个结构，诸如具有带衬底连接部的源极或漏极结构的全包围栅极集成电路结构，其根据本公开的实施例的实现而被构造。123.在各种实现中，计算装置900可以是膝上型、上网本、超极本、智能电话、平板、个人数字助理（pda）、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄像机、便携音乐播放器、数字视频记录仪。在进一步的实现中，计算装置900可以是处理数据的任何其他电子装置。124.图10示出包含本公开的一个或多个实施例的中介层1000。中介层1000是居间的衬底，用于桥接第一衬底1002与第二衬底1004。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，中介层1000的目的是为了将连接扩展到更宽间距或将连接重路由到不同连接。例如，中介层1000可将集成电路管芯耦合到球栅极阵列（bga）1006，其随后能够耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接于中介层1000的对立侧。在其他实施例中，第一和第二衬底1002/1004附接于中介层1000的相同侧。以及在进一步的实施例中，三个或更多衬底通过中介层1000所互连。125.中介层1000可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料（诸如聚酰亚胺）形成。在进一步的实现中，中介层1000可由备选的刚性或柔性材料所形成，所述刚性或柔性材料包含以上所描述在半导体衬底中使用的相同材料，诸如硅、锗和其他族iii-v和族iv材料。126.中介层1000可包含金属互连1008和包含但不限于硅通孔（1012）的过孔1010。中介层1000可进一步包含嵌入式装置1014，所述嵌入式装置1014包含无源和有源装置两者。此类装置包含但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（esd）装置。更复杂的装置诸如射频（rf）装置、功率放大器、功率管理装置、天线、阵列、传感器，并且mems装置还可形成在中介层1000上。根据本公开的实施例，本文所公开设备或工艺可被使用在中介层1000的制作中或在包含于中介层1000的组件的制作中。127.因此，本公开的实施例包含具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。128.本公开的实施例的所示实现的以上描述（包含在摘要中所描述的内容）并非旨在穷举或将本公开限制到所公开的精确形式。虽然本文所描述的本公开的特定实现和示例是出于说明性目的，但是如相关领域中的那些技术人员将认识到的，在本公开的范围内各种等同修改是可能的。129.根据以上详细描述可以对本公开进行这些修改。在所附权利要求中所使用的术语不应被解释为将本公开限制到说明书和权利要求中公开的特定实现。相反，本公开的范围将完全由所附权利要求来确定，所述权利要求将根据权利要求解释的既定原则而被解释。130.示例实施例1：一种集成电路结构包含纳米线的竖直布置。栅极堆叠在纳米线的所述竖直布置上方。第一外延源极或漏极结构位于在纳米线的所述竖直布置的第一端。第二外延源极或漏极结构位于纳米线的所述竖直布置的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。131.示例实施例2：示例实施例1的所述集成电路结构，其中，所述上部与所述下外延延伸部连续。132.示例实施例3：示例实施例1或2的所述集成电路结构，其中，所述上部具有与所述下外延延伸部的横向宽度相比更大的横向宽度。133.示例实施例4：示例实施例1、2或3的所述集成电路结构，其中，纳米线的所述竖直布置在副鳍上方。134.示例实施例5：示例实施例4的所述集成电路结构，其中，所述下外延延伸部具有在所述副鳍的最高表面以下的最低表面。135.示例实施例6：一种集成电路结构包含鳍。栅极堆叠在所述鳍上方。第一外延源极或漏极结构位于所述鳍的第一端。第二外延源极或漏极结构位于所述鳍的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。136.示例实施例7：示例实施例6的所述集成电路结构，其中，所述上部与所述下外延延伸部连续。137.示例实施例8：示例实施例6或7的所述集成电路结构，其中，所述上部具有与所述下外延延伸部的横向宽度相比更大的横向宽度。138.示例实施例9：示例实施例6、7或8的所述集成电路结构，其中，所述鳍在副鳍上方。139.示例实施例10：示例实施例9的所述集成电路结构，其中，所述下外延延伸部具有在所述副鳍的最高表面以下的最低表面。140.示例实施例11：一种计算装置包含板以及耦合到所述板的组件。所述组件包含集成电路结构，所述集成电路结构包含纳米线的竖直布置。栅极堆叠在纳米线的所述竖直布置上方。第一外延源极或漏极结构位于纳米线的所述竖直布置的第一端。第二外延源极或漏极结构位于纳米线的所述竖直布置的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。141.示例实施例12：示例实施例11的所述计算装置，进一步包含耦合到所述板的存储器。142.示例实施例13：示例实施例11或12的所述计算装置，进一步包含耦合到所述板的通信芯片。143.示例实施例14：示例实施例11、12或13的所述计算装置，进一步包含耦合到所述板的电池。144.示例实施例15：示例实施例11、12、13或14的所述计算装置，其中，所述组件是被封装的集成电路管芯。145.示例实施例16：一种计算装置包含板以及耦合到所述板的组件。所述组件包含集成电路结构，所述集成电路结构包含鳍。栅极堆叠在所述鳍上方。第一外延源极或漏极结构位于所述鳍的第一端。第二外延源极或漏极结构位于在所述鳍的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。146.示例实施例17：示例实施例16的所述计算装置，进一步包含耦合到所述板的存储器。147.示例实施例18：示例实施例16或17的所述计算装置，进一步包含耦合到所述板的通信芯片。148.示例实施例19：示例实施例16、17或18的所述计算装置，进一步包含耦合到所述板的电池。149.示例实施例20：示例实施例16、17、18或19的所述计算装置，其中，所述组件是被封装的集成电路管芯。









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