集成的相变存储器单元突出衬垫和蚀刻停止层的制作方法 专利技术说明

电子电路装置的制造及其应用技术1.本发明的实施例总体上涉及半导体器件领域，并且更具体地涉及电阻性存储器器件，例如相变存储器器件。背景技术：2.相变存储器(pcm)是一种非易失性固态存储器技术，其利用相变材料(特别是硫族化合物，例如锗-锑-碲(gst))在具有不同电阻的状态之间的可逆、热辅助切换。基本存储器单元(“单元”)可被编程为呈现不同电阻特性的若干不同状态或水平。可编程的单元状态可用于表示不同的数据值，从而允许信息的存储。3.在单级pcm器件中，每个单元可以被设置为s＝2个状态(“set”状态和“reset”状态)中的一个，允许每单元存储一位。在对应于相变材料的完全非晶态的reset状态中，单元的电阻非常高。通过加热到高于其结晶点的温度，然后冷却，相变材料可以转变成低电阻、完全结晶状态。该低电阻状态提供单元的set状态。如果单元然后被加热到高于相变材料的熔点的高温，则材料在快速冷却时恢复到完全非晶reset状态。在多级pcm器件中，单元可以被设置为s＞2个可编程状态，允许每单元存储多于一位。不同的可编程状态对应于相变材料的体积内的非晶相与结晶相的不同相对比例。特别地，除了用于单级操作的两个状态之外，多级单元利用中间状态，在中间状态中，单元在其余的结晶pcm材料内包含不同体积的非晶相。由于两种材料相呈现大的电阻对比，因此改变整个单元体积内的非晶相的尺寸会产生单元电阻的相应变化。4.通过经由与每个单元相关联的一对电极将适当电压施加到相变材料来实现pcm单元中的数据的读取和写入。在写入操作中，所得编程信号致使相变材料焦耳加热到适当温度，以在冷却时诱发所期望的单元状态。使用单元电阻作为单元状态的度量来执行pcm单元的读取。所施加的读取电压导致电流流过单元，此读取电流取决于单元的电阻。因此，对单元读取电流的测量提供了对经编程的单元状态的指示。足够低的读取电压用于此电阻度量以确保读取电压的施加不会干扰经编程的单元状态。然后，可以通过将电阻度量与s个可编程单元状态的预定参考水平进行比较来执行单元状态检测。5.pcm的进一步发展面临几个关键挑战。其中之一是pcm的非晶相表现出不期望的属性，例如低频噪声和漂移。这种漂移导致非晶相的电阻随时间而增加。因此，对经编程的单元状态的读取测量往往随时间而变化。这使存储信息的读出变得复杂，如果不同单元状态所呈现的漂移存在大的可变性，使得相邻单元状态的读取测量分布彼此干扰，则甚至可能破坏信息。单元状态的数量越大，并且因此读回电阻水平之间的初始间隔越近，单元越易受此问题的影响。6.已经提出了各种技术来减轻与电阻漂移相关的问题。附图的图1中示出了一种方法。该图示出了蘑菇型pcm单元1的示意图，其具有位于顶部电极3和底部电极(或“加热器”)4之间的相变材料2的体积，所示的单元状态表示中间状态，其中材料2包含结晶相和非晶相。非晶相由底部电极4上方的阴影半球形体积5表示，结晶相6占据了剩余的单元体积。薄的电阻区7在操作中在底部电极4和相变材料的结晶相6之间提供并联电流路径。当施加读取电压以读取经编程单元状态时，所得读取电流主要经由此电流路径从结晶相6流到底部电极4，优先于流经高电阻非晶相5。因此所测量的单元电阻主要取决于并联电流路径的电阻，而不是非晶相5的电阻。并联电流路径的电阻取决于图中的长度“x”。该长度取决于非晶相5的大小，因此随着经编程单元状态而变化。由于元件7的电阻不受漂移影响，因此减轻了关于非晶相5中的电阻漂移的读取测量的影响。7.在制造蘑菇型pcm单元期间，通常将材料沉积在下层结构上。随后，不期望的材料被减去去除，而期望的材料被保留。为了增加最终保留的材料的可靠性和良率，通常期望全部和完全地去除先前不期望的材料。技术实现要素：8.在本发明的实施例中，提供了一种相变存储器单元。相变存储器单元包括底部电极和导电材料的突出衬垫，该突出衬垫连接到底部电极的上表面。相变存储器单元还包括相变材料的相变体积，其连接到突出衬垫的上表面。相变存储器单元还包括连接到相变体积的上表面的顶部电极。相变存储器单元还包括电介质，其连接到突出衬垫的上表面、连接到相变体积的侧表面、并且连接到顶部电极的侧表面。9.在本发明的另一实施例中，提供了一种集成电路(ic)器件制造方法。该方法包括在衬底上形成底部电极，以及直接在底部电极上形成导电材料的突出衬垫。该方法还包括直接在突出衬垫的上表面上形成相变材料的相变体积。该突出衬垫包括位于相变体积之下的第一区域和围绕相变体积的周界的第二区域。该方法还包括直接在相变体积的上表面上形成顶部电极。10.在本发明的另一实施例中，提供了一种集成电路(ic)器件制造方法。该方法包括在加热层上和底部电极上形成突出衬垫层，在突出衬垫层上形成相变材料(pcm)层，以及在pcm层上形成顶部电极层。该方法还包括通过利用突出衬垫层作为第一蚀刻的停止部，蚀刻掉不期望的pcm层部分和不期望的顶部电极层部分，来在该底部电极之上的突出衬垫层上形成相变材料(pcm)堆叠。第一蚀刻暴露位于pcm堆叠外部的突出衬垫层。pcm堆叠包括相变材料的相变体积和顶部电极。该方法还包括在暴露的突出衬垫层和pcm堆叠上形成密封层。该方法还包括通过利用突出衬垫层作为第二蚀刻的停止部，蚀刻掉不期望的密封间隔件部分，来形成抵靠pcm堆叠的侧壁的密封间隔件。第二蚀刻重新暴露位于密封间隔件外部的突出衬垫层。11.参考以下描述、所附权利要求书和附图，将更好地理解这些和其它实施例、特征、方面和优点。附图说明12.为了获得并详细理解本发明的上述特征，可参考在附图中示出的本发明的实施例来对以上简要概述的本发明进行更具体的描述。13.然而，应注意，附图仅说明本发明的典型实施例，并且因此不应视为限制本发明的范围，因为本发明可允许其它等效实施例。14.图1描绘了现有技术的pcm存储器单元。15.图2a描绘了根据本发明的各种实施例的pcm存储器单元的截面图，该pcm存储器单元包括位于pcm和底部电极之间的突出衬垫，该突出衬垫从蚀刻停止层保留。16.图2b和图2c描绘了根据本发明的各种实施例的pcm存储器单元的突出衬垫和pcm体积的俯视图。17.图3是根据本发明的各种实施例的实现图2的pcm存储器单元的pcm存储器器件的框图。18.图4至图13描绘了根据本发明的各种实施例的形成包括一个或多个pcm存储器单元的ic器件的制造方法的制造阶段的截面图。19.图14描绘了根据本发明的各种实施例的集成电路(ic)器件制造方法。20.图15a和图15b描绘了根据本发明的各种实施例的pcm存储器单元的底部电极的各种视图。21.附图不一定是按比例的。附图仅仅是示意性表示，而不是旨在描绘本发明的特定参数。附图仅旨在描述本发明的示例性实施例。在附图中，相似的附图标记表示相似的元件。具体实施方式22.本文公开了所要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的说明。提供这些示例性实施例，使得本公开将是彻底和完整的，并且将本发明的范围完全传达给本领域技术人员。在说明书和附图中，可以省略公知特征和技术的细节，以避免不必要地模糊所呈现的实施例。23.参考附图，其中相似的组件用相似的数字标记，下面更详细地示出和描述形成包括一个或多个pcm存储器单元100的ic器件的示例性制造步骤。应注意，虽然本说明书可能以单数时态提及ic器件的一些组件，但ic器件内可包含一个以上组件。选择附图中所描绘的特定组件和截面定向以最佳地说明本文所描述的各种实施例。24.在实现本发明的pcm单元中，突出衬垫位于pcm与底部电极之间。突出衬垫从之前在pcm单元的制造期间和/或更高级ic器件的制造期间用作蚀刻停止层的层被保留。突出衬垫可以延伸超过pcm侧壁或侧边界。在这样的实现方式中，突出衬垫的该部分可以位于或掩埋在电介质或密封间隔件之下。为了制造pcm单元和/或ic器件，清除不期望的pcm和/或不期望的密封间隔件材料对于随后的制造阶段是具有冒险性的。根据实施例，该集成的突出衬垫/蚀刻停止层结构有助于完全去除不期望的材料，从而增加了ic器件和/或pcm存储器单元的可靠性和良率。25.图2a描绘了根据本发明的各种实施例的蘑菇型pcm存储器单元100。pcm存储器单元100包括位于顶部电极106与底部电极112之间的pcm体积102。所示的单元状态表示中间状态，其中pcm 102包含结晶相和非晶相。非晶相由底部电极112上方的阴影半球形体积104表示。结晶相105占据pcm 102体积的剩余部分。电阻性突出衬垫110在操作中在底部电极112和pcm 102的结晶相105之间提供并联电流路径。当施加读取电压以读取经编程的单元状态时，所得读取电流主要经由此电流路径从结晶相105流到底部电极112，优先于流过高电阻非晶相104。因此，所测量的单元电阻主要取决于并联电流路径的电阻，而不是非晶相104的电阻。26.突出衬垫110位于pcm 102和底部电极112之间并与它们电连接。根据实施例，突出衬垫110从先前在pcm单元100的制造期间和/或含有pcm单元100的较高级ic器件的制造期间用作蚀刻停止层的层被保留。突出衬垫110可以延伸超过pcm 102体积的侧壁或侧边界。换句话说，突出衬垫110的宽度大于pcm 102体积的宽度。在这样的实现方式中，突出衬垫102的该部分可以位于密封间隔件108和加热器层310(例如图3所示)之间。突出衬垫110延伸超过pcm 102体积的侧壁或侧边界之上可能是创新的，因为这样的延伸增加了突出衬垫110在pcm 102体积下方具有均匀厚度的可能性(例如，位于pcm 102下方的衬垫110没有损坏的角或变化的厚度等)。27.密封间隔件108位于或以其他方式连接到pcm 102体积的侧壁或侧边界以及顶部电极106的侧壁或侧边界。密封间隔件108的上表面可以与顶部电极106的上表面共面，并且密封间隔件108的下表面可以与pcm体积102的下表面共面。可替代地，密封间隔件108的上表面可以在顶部电极106的上表面和顶部电极的底表面之间。28.密封间隔件108通常覆盖pcm材料102体积，并保护102体积不受ild 330形成(例如，如图11所示)的影响。例如，密封间隔件108层防止任何氧化物或氮化物在ild 330形成期间侵入pcm材料102。29.密封间隔件108的侧壁可以与突出衬垫110的侧壁共面。例如，突出衬垫110的左侧壁可以与位于pcm 102体积的左侧上的间隔件108的左侧壁共面，并且突出衬垫110的右侧壁可以与位于pcm 102体积的右侧上的间隔件108的右侧壁共面。30.在一些实施例中，可以省略密封间隔件108，并且可以在其位置形成例如图11中所示的ild 330(即，ild 330可以接触pcm堆叠的侧壁，并且接触突出衬垫110的在pcm堆叠外部延伸的区域)。31.在实施例中，pcm单元100可包括在较高级ic器件中，例如处理器、存储器、fpga、eeprom或类似物。ic器件还可以包括电连接至底部电极112的底部导线，并且可以包括电连接至顶部电极106的上部导线。32.在一些实施例中，pcm存储器单元100包括接触单个底部导线或单个布线路径的单个底部电极112。在其它实施方式中，pcm存储器单元100包括多个底部电极112，每个底部电极连接到独立底部导线或独立底部导线路径。在这些实施方式中，顶部电极106可以用作共享电极。33.图2b和图2c描绘了根据本发明的各种实施例的pcm存储器单元的突出衬垫和pcm体积的俯视图。突出衬垫110包括延伸超过或超出pcm 102体积的周界的部分，该部分在此可以被称为延伸区域。这样，延伸区可以掩埋在间隔件108之下或掩埋在ild 330之下。突出衬垫110还包括位于pcm 102体积之下的部分，其在此可以被称为电流路径区域。34.如图2b所示，存储器单元100可以被布置为正方形、矩形或多边形的柱状物。pcm 102的直径d102小于突出衬垫110的直径d110，从而形成围绕大致是多边形的pcm 102体积周界的周界的延伸区域。如图2c所示，存储器单元100可以被布置为圆形或圆形的柱或圆柱体。pcm 102的直径d102小于突出衬垫110的直径d110，从而形成围绕大致是圆形的pcm 102体积周界的周界的延伸区域。35.尽管pcm 102体积和突出衬垫110的顶部形状被示出为相似或相同的形状，但是pcm 102体积和突出衬垫110的形状可以不同。36.图3是根据本发明的各种实施例的实现pcm存储器单元100的pcm存储器器件200的框图。器件10包括pcm存储器240，pcm存储器240用于将数据存储在至少一个pcm单元和/或至少一个pcm单元集成阵列100中、和/或从至少一个pcm单元和/或至少一个pcm单元集成阵列100读取数据。对存储器240的数据读取和写入可由读取/写入控制器或控制器210执行。控制器210包括通常已知形式的以下电路：其用于在数据写入操作期间编程pcm单元，并且在数据读取操作期间进行用于检测单元状态的读取测量。在这些操作期间，读取/写入控制器可通过将适当的控制信号施加到存储器整体240中的字线和位线阵列来寻址个体pcm单元。输入到器件200的用户数据在作为写入数据被提供给控制器210之前，通常由写入处理模块220进行某种形式的写入处理，例如为了错误校正目的编码。类似地，控制器210的读取数据通常由读取处理模块230处理，例如用于码字检测和/或错误校正，以恢复原始输入用户数据。37.存储器240的pcm单元可以以至少三种可编程单元状态来存储信息。如先前所论述的，可编程单元状态对应于单元的pcm材料内的非晶相与结晶相的不同相对比例。这些状态包括至少高电阻、完全非晶的reset状态，低电阻、完全结晶的set状态，以及至少一个中间状态，该中间状态对应于在其余的结晶pcm材料内的非晶相的增加的尺寸。可编程单元状态通常在控制器210中根据用于读取检测的电阻度量的预定参考值或值范围来定义。为了在写入操作中编程pcm单元，控制器210经由字线和位线将电压施加到该单元，使得所得编程信号将该单元设置到所需状态。在读取操作中，将(较低的)读取电压施加到单元，并且测量所得的单元电流以获得电阻度量。控制器210接着可通过将读取度量与前述参考值进行比较来检测经编程单元状态。38.图4描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段402的截面图。在阶段402，在衬底302的顶部形成加热层310。加热层310可以是例如硅层或诸如氮化硅层的硅基层。通过本领域已知的任何方法在加热层310内形成底部电极112。例如，可在加热层310内形成沟槽，然后用底部电极112材料填充。化学机械平坦化或其它已知方法可用于从加热层310的上表面去除过量的底部电极112材料。底部电极112材料可以为用作电极的任何通常导电材料，例如钨、铂、氮化钛、氮化钽、氮化钛铝或类似物。39.在某些实施方式中，沟槽被形成为穿过加热层310，从而暴露先前形成在衬底302中的底部导线304的上表面的一部分。这样，底部电极112可以接触底部导线304。如本领域已知的，底部导线304可通过一个或多个电路径电连接到ic器件的其它组件。例如，一个或多个电路径可以将底部导线304与控制器210连接。以此方式，ic器件的组件可电连接到底部电极112。40.图5描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段404的截面图。在阶段404，在加热层310上和底部电极112上形成突出衬垫层110’。突出衬垫层110’是导电层，其具有在pcm 102体积的非晶相的电阻和pcm 102体积的晶相的电阻之间的薄片电阻。例如，衬垫110’的薄片电阻可以在10千欧姆/平方至10000千欧姆/平方之间。此外，突出衬垫层110’可以具有相对于形成密封间隔件108的材料的高选择性蚀刻能力。突出衬垫层110’可以被形成为1nm至10nm之间的厚度。在优选实施例中，突出衬垫层110’可以被形成为1nm至6nm之间的厚度。突出衬垫层110’可以是例如氮化钽层、氮化钛铝层、非晶碳层。41.图6描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段406的截面图。在阶段406，在突出衬垫层110’上形成pcm层102’，在pcm层102’上形成顶部电极层106’，在顶部电极层106’上形成掩模层320，和/或在掩模层320上形成显影剂层322。42.pcm层102’可以通过在突出衬垫层110’上沉积相变材料而形成在突出衬垫层110’上。相变材料可为任何已知或未来开发的可变电阻材料，其电阻根据其温度依赖性材料相而改变，例如ge、sb及te的各种组合，其可统称为gst材料。具体来说，gst可在非晶相与两个结晶相之间改变结构相。非晶相(“a-gst”)的电阻与立方和六方结晶相(分别为“c-gst”和“h-gst”)的电阻可显著不同。非晶gst的电阻大于立方gst或六方gst的电阻，立方gst或六方gst的电阻在本文中可称为结晶相的电阻，结晶相的电阻彼此类似。因此，在比较gst的各种相的电阻时，可将gst视为双态材料(非晶gst和结晶gst)，其中每个状态具有可与对应二进制状态等同的不同电阻。43.响应于gst材料的温度改变而发生从一个gst相到另一gst相的转变。gst材料具有熔融温度tm和结晶温度tx。结晶温度tx低于熔融温度tm。结晶温度tx和熔融温度tm都高于室温。当gst材料被加热到高于熔融温度tm时，gst材料失去其结晶结构。如果接着将gst材料快速冷却到室温，则gst材料形成为非晶状态——冷却发生得太快而不允许结晶结构生长。另一方面，如果将gst材料加热到高于结晶温度tx但低于熔融温度tm的温度，则结晶结构能够生长。一旦转换为结晶结构，gst材料便保持在结晶结构中直到其再次被加热到高于熔融温度tm为止。换句话说，在室温下，gst材料稳定在非晶相或结晶相中。44.pcm层102’可形成为3nm至150nm之间的厚度。在优选实施例中，pcm层102’可形成为10nm至100nm之间的厚度。45.顶部电极层106’可通过在pcm层102’上沉积导电材料而形成在pcm层102’上。顶部电极层106’通常但不是必须由与底部电极112的材料相同的材料形成。顶部电极层106’可以形成为10nm至150nm之间的厚度。在优选实施例中，顶部电极层106’可以形成为25nm至100nm之间的厚度。46.掩模层320可以通过在顶部电极层106’上沉积一种或多种已知的掩模材料(例如氮化硅)而形成在顶部电极层106’上。显影剂层322可以通过在掩模层320上沉积一种或多种已知的显影剂材料而形成在掩模层320上，该显影剂材料可用于图案化下面的掩模层320。可利用已知的光刻技术来选择性地去除或显影掩模层320的部分，使得掩模层320的仅剩余部分大体上位于相应底部电极112上方且与其对正，以便界定并保护其下方的pcm 102体积和顶部电极106的相应pcm堆叠。47.图7描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段408的截面图。在阶段408，蚀刻技术去除不期望的或暴露的pcm层102’材料和不期望的或暴露的顶部电极层106’材料。48.已显影或图案化的掩模320’部分可以保护下面的期望pcm层102’材料和顶部电极层106’材料免受化学蚀刻的蚀刻剂或干法蚀刻的高能动能(离子、电子或光子)束的影响。受保护的下面的期望pcm层102’材料和顶部电极层106’材料由此得以保留，并分别有效地形成pcm 102体积和顶部电极106。在一些实施方式中，相应pcm 102体积上的一个或多个图案化的掩模320’部分可被保留且不由阶段408的蚀刻完全去除。由于pcm 102体积由pcm层102’材料形成，并且顶部电极106由顶部电极层106’材料形成，因此pcm 102体积共享pcm层102’材料的材料特性，并且顶部电极106共享顶部电极层106’材料的材料特性。49.根据本发明的实施例，该突出衬垫层110’被用作停止层，其中蚀刻剂或离子束停止在该突出衬垫层110’的场部分上并且使该场部分暴露，该场部分位于所形成的pcm 102体积和顶部电极106的pcm堆叠外部。通过利用该突出衬垫层110’作为蚀刻停止部，可以从该突出衬垫层110’的场域部分完全去除不期望的pcm层102’材料。50.在阶段408中利用的蚀刻技术可以是物理或干法蚀刻技术或化学湿法蚀刻。在优选实施方式中，阶段408的蚀刻技术是物理干法蚀刻，因此对所期望的要保留的pcm 102体积的损害风险较小(例如，由于不存在化学蚀刻剂，因而可经历pcm材料的有限横向蚀刻)。51.在优选实施方式中，如本领域已知的，在阶段408处制造多个pcm堆叠，将其布置为柱。此外，在某些实施方式中，如本领域已知的，可以钝化pcm堆叠内的至少pcm 102体积的侧壁或侧表面。阶段408的蚀刻可总体上产生pcm 102体积和顶部电极106的pcm堆叠的共面侧壁或侧表面。52.图8描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段410的截面图。在阶段410，在突出衬垫层110’的暴露场部分上以及所形成的pcm堆叠上和周围形成密封层108’。53.密封层108’是电介质材料层，当密封间隔件108从密封层形成时，在随后的制造阶段期间保护pcm体积102材料。例如，密封间隔件108保护氧化物和/或氮化物在ild 330形成期间不侵入pcm体积102材料。54.可以通过在突出衬垫层110’的暴露的场部分上、在pcm堆叠侧壁和上表面上沉积电介质材料(诸如氮化硅、氮氧化硅、掺碳氮化硅、氧化铝、二氧化铪等)，来形成密封层108’。例如，可以通过在突出衬垫层110’的先前暴露的场部分上、pcm 102体积的侧壁或侧表面上、顶部电极106的侧壁或侧表面上、以及顶部电极106的上表面上(如果不存在图案化的掩模320’部分)沉积均覆盖电介质材料层，来形成密封层108’。当在pcm 102堆叠中存在图案化的掩模320’部分时，如图7所示，覆盖电介质材料层可以沉积在突出衬垫层110’的先前暴露的场部分上、pcm 102体积的侧壁或侧表面上、顶部电极106的侧壁或侧表面上、图案化的掩模320’部分的侧壁或侧表面上、以及图案化的掩模320’部分的上表面上。55.密封层108’的厚度可以足够厚以在密封间隔件层108’的定向蚀刻期间保护pcm堆叠，更具体而言保护pcm 102体积，使得可以从场中去除不期望的密封间隔件层108’，同时在pcm堆叠侧壁或侧表面上保留密封间隔件层108’。例如，密封层108’可以被形成为6nm至100nm之间的厚度。在优选实施例中，密封层108’可以形成为12nm至50nm之间的厚度。56.图9描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段412的截面图。在阶段412，蚀刻掉不期望的密封层108’部分，同时在pcm 102体积和顶部电极106的pcm堆叠的侧壁上保留期望的密封层108’部分，以形成密封间隔件108。57.可利用已知的定向蚀刻技术来蚀刻掉或以其它方式去除不期望的密封层108’部分。这些不期望的密封层108’部分可以是大致水平的，如图9的截面图中所示(即，宽度大于高度的层部分)。定向蚀刻工艺可保留在pcm 102体积和顶部电极106的pcm堆叠的侧壁上的期望的密封层108’部分。这些期望的密封层108’部分可以是大致垂直的，如图9的截面图中所示(即，高度大于宽度的层部分)。58.位于pcm 102体积和顶部电极106的pcm堆叠的侧壁或侧表面上的期望的密封层108的部分有效地形成密封间隔件108。由于密封间隔件108由密封层108’材料形成，因此密封间隔件108共享密封层108’材料的材料特性。59.密封间隔件108由密封层108’形成，使得密封间隔件108位于或连接到pcm 102体的侧壁或侧表面以及顶部电极106的侧壁或侧表面(即，在pcm堆叠的侧壁上)。此外，密封间隔件108可以由密封层108’形成，使得密封间隔件108的上表面与顶部电极106的上表面共面，并且密封间隔件108的下表面可以与pcm体积102的下表面共面。60.根据本发明的实施例，可以再次利用突出衬垫层110’作为停止层，其中蚀刻停止在突出衬垫层110’的位于密封间隔件108外部的场部分上并暴露该场部分，该密封间隔件108在pcm堆叠的侧壁上。通过利用突出衬垫层110’作为蚀刻停止部，可以从突出衬垫层110’的这些场部分完全去除不期望的密封层108’材料。61.在阶段412中利用的蚀刻技术可以是物理或干法蚀刻技术或化学湿法蚀刻。在优选实施方式中，阶段412的蚀刻技术是化学湿法蚀刻。这样，可以将突出衬垫层110’配置为不同类型蚀刻的蚀刻停止层。62.在图案化的掩模320’部分分别保留在pcm堆叠上的实施方式中，利用突出衬垫层110’作为蚀刻停止层有益于完全去除密封层108’的位于密封间隔件108外部的这些场部分，同时允许设计精确的蚀刻相互作用，以在pcm堆叠的顶部电极106的上表面处停止地去除图案化的掩模320’部分和/或密封层108’。一旦密封间隔件108最终精确地形成，则随后进行对突出衬垫层110’本身的受控蚀刻以去除其不期望的部分，这进一步提供了pcm堆叠外部的加热层310的场部分的更均匀的表面。63.图10描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段414的截面图。在阶段414，去除位于密封间隔件108外部的场部分中的不期望的突出衬垫层110’材料。进一步在阶段414，保留分别位于密封间隔件108之下的期望的突出衬垫层110’材料(即，在延伸区域中的突出衬垫层110’)和位于pcm 102体积之下的期望的突出衬垫层110’材料(即，在电流路径区域中的突出衬垫层110’)，以形成突出衬垫100。64.可以利用已知的蚀刻技术蚀刻掉或以其他方式去除不期望的突出衬垫层110’材料。密封间隔件108由密封层108’形成。突出衬垫100的侧壁可以分别与密封间隔件108的侧壁共面。例如，突出衬垫110的左侧壁可以与位于pcm堆叠的左侧上的间隔件108的左侧壁共面，并且突出衬垫110的右侧壁可以与位于pcm堆叠的右侧上的间隔件108的右侧壁共面。在某些注入中，在阶段414处形成突出衬垫110之后，可以形成或以其他方式制造pcm存储器单元100。65.图11描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段416的截面图。在阶段416处，在加热器层310上以及在pcm单元100上和周围形成层间电介质(ild)330。66.可通过在加热器层310上以及在pcm单元100上和周围沉积电介质材料(例如，x、原硅酸四乙酯(teos)、乙烯酮基硅(sico)等)的覆盖层，来形成ild 330。ild 330可以被形成为厚度通常大于顶部电极106的上表面的高度，或者通常在顶部电极106的上表面的高度以上。例如，ild 330可以被形成为150nm至1500nm之间的厚度。在优选实施例中，idl 330可以被形成为200nm至1000nm之间的厚度。67.在替代的实施方式中，ild 330可以形成为与顶部电极106的上表面大致共面的厚度。在这些实现方式中，如图13中示例性示出的via(垂直互连接入件)356可以形成为穿过ild 330以接触底部导线304，并且另一个或第二ild层可以形成在ild 330上和via 356上。随后，可以形成穿过第二ild层以接触via 356的顶部导线354，并且可以形成穿过第二ild层以接触顶部电极106的顶部导线350，如图13中示例性示出的。68.为清楚起见，在一些实施方式中，可省略密封间隔件108，并且可以在其位置上进一步形成ild 330(即，可进一步在pcm堆叠的侧壁上以及在突出衬垫110的延伸到pcm堆叠外部的区上形成ild 330)。69.图12描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段418的截面图。在阶段418，在ild 330内形成布线沟槽334、336。可以通过已知的选择性去除技术分别去除ild 330的通常在底部导线304之上和/或通常在顶部电极106之上的不期望的部分，来形成布线沟槽334、336。布线沟槽334、336通常分别暴露下面的导电结构的至少一部分。例如，布线沟槽334暴露底部导线304的部分或整个上表面，而布线沟槽336暴露顶部电极106的部分或整个上表面。在优选实施方式中，如所描绘的，布线沟槽336分别暴露顶部电极106的整个上表面，并且还暴露相邻的密封间隔件108的上表面的部分。可以利用已知的蚀刻技术来形成具有正交型侧壁(即，平行于密封间隔件108的侧壁)的布线沟槽，或者形成具有倾斜型侧壁的布线沟槽，如图所示。70.图13描绘了根据本发明的各种实施例的形成包括至少一个pcm存储器单元100的ic器件的制造方法的ic器件制造阶段420的截面图。在阶段420，分别在布线沟槽334、336内形成顶部布线350和布线352。可以通过分别在布线沟槽334、336内沉积导电材料而形成顶部导线350和导线352。由于布线沟槽334、336暴露了下面的导电结构的至少一部分，因此顶部导线350和导线352分别与下面的导电结构接触。例如，导线352接触底部导线304的部分或整个上表面，并且顶部导线354接触顶部电极106的部分或整个上表面。在优选实施方式中，如图所示，顶部导线350分别接触顶部电极106的整个上表面，并且还接触相邻的密封间隔件108的上表面的至少一部分。在一些实施方式中，导线352可以采取形成在其下方的via 356上并与via 356接触的顶部导线354的形式。71.如本领域已知的，顶部导线350可以通过一个或多个电路径电连接到ic器件的其它组件。例如，一个或多个电路径可以将顶部导线350与控制器210连接。以这种方式，ic器件的组件可以电连接到顶部电极106。72.图14描绘了根据本发明的各种实施例的集成电路(ic)器件制造方法500。方法500可以用于形成包括至少一个pcm存储器单元100的ic器件，例如处理器、微处理器、存储器、fpga等。73.方法500开始于框502，并且继续在底部导线上形成加热器层和底部电极(框504)。例如，加热层310形成在衬底302的顶部上并且形成在底部导线304上。沟槽可以形成在加热层310内，从而暴露底部导线304的上表面的至少一部分。沟槽可以用导电材料填充以在加热器层310内形成底部电极112或与其成为整体。74.方法500可以继续在加热器层上和底部电极上形成突出衬垫层(框506)。例如，覆盖突出衬垫层110’沉积在加热层310的上表面上和底部电极112的上表面上。75.方法500可以继续在突出衬垫层上形成pcm堆叠(框508)。例如，可以在突出衬垫层上形成包括pcm和顶部电极的pcm堆叠。可以通过在突出衬垫层上形成pcm层来形成pcm堆叠(块510)。例如，pcm层102’可以通过在突出衬垫层110’上沉积相变材料而形成在突出衬垫层110’上。可通过在pcm层上形成顶部电极层来形成顶部电极(框512)。例如，顶部电极层106’可通过在pcm层102’上沉积导电材料而形成在pcm层102’上。76.pcm堆叠可以通过利用突出衬垫层作为蚀刻停止部来蚀刻pcm层和顶部电极层来形成(框514)。例如，可以通过在顶部电极层106’上沉积一种或多种已知的掩模材料(例如氮化硅)而在顶部电极层106’上形成掩模层320。可以通过在掩模层320上沉积一种或多种已知的显影剂材料，来在掩模层320上形成显影剂层322，该显影剂材料可以用于图案化下面的掩模层320。可利用已知的光刻技术来对掩模层320的部分进行选择性地去除、图案化、显影等，使得掩模层320的仅剩余部分总体上位于相应底部电极112上方且与其对正，以便界定并保护下面的pcm 102体积和顶部电极106的相应pcm堆叠。77.蚀刻可去除不期望的或暴露的pcm层102’材料和不期望的或暴露的顶部电极层106’材料。已显影或图案化的掩模320’部分可保护下面的期望pcm层102’材料和顶部电极层106’材料免于蚀刻。受保护的下面的期望pcm层102’材料和顶部电极层106’材料由此得以保留，并有效地形成pcm 102体积和顶部电极106的pcm堆叠。该突出衬垫层用作停止层，其中化学湿法蚀刻的蚀刻剂或物理干法蚀刻的离子停止在该突出衬垫层的位于所形成的pcm堆叠外部的场部分上并暴露这些场部分(框516)。78.方法500可以继续在pcm堆叠侧壁上和突出衬垫层上形成密封间隔件(框518)。例如，密封间隔件108形成在包括pcm 102体积和顶部电极106的pcm堆叠的侧壁上，并且形成在突出衬垫层110’上。可以通过在突出衬垫层上以及在pcm堆叠上和周围形成密封层来形成密封间隔件(框520)。例如，可以通过在突出衬垫层110’的位于pcm堆叠外部的暴露场部分上、以及在pcm 102体积和顶部电极106的所形成的pcm堆叠之上和周围沉积电介质材料，来形成密封层108’。79.还可以通过利用突出衬垫层作为蚀刻停止部来蚀刻密封层，来形成密封间隔件(框522)。例如，通过蚀刻来蚀刻掉不期望的密封层108部分，同时在pcm 102体积和顶部电极106的pcm堆叠的侧壁上保留期望的密封层108部分，来形成密封间隔件108。在蚀刻工艺期间，为了去除密封层的不期望的部分，可以再次利用突出衬垫层作为停止层，其中蚀刻停止在突出衬垫层的位于密封层108’部分外部的场部分上并且暴露该场部分，该密封层108’部分形成在pcm堆叠的侧壁上。去除不期望的密封层108’部分的蚀刻可以进一步暴露顶部电极的上表面。80.期望的密封层108’部分有效地形成密封间隔件108，并且位于pcm堆叠的侧壁或侧表面上以及顶部电极的侧壁或侧表面上，并且位于最接近和邻近该pcm堆叠的突出衬垫层的顶部或上表面上(框524)。81.方法500可以继续蚀刻位于密封间隔件外部的突出衬垫层(框526)。例如，位于密封间隔件108外部的不期望的突出衬垫层110’材料被去除，位于密封间隔件108和加热器层310之间的期望的突出衬垫层110’材料被保留，以及位于pcm 102体积和加热器层310/底部电极112之间的期望的突出衬垫层110’材料被保留。被保留的或期望的突出衬垫层110’部分有效地形成突出衬垫110。82.方法500可以继续在顶部电极上和间隔件上形成顶部导线(框528)。例如，在形成在顶部电极106的上表面之上和密封间隔件108的上表面之上的ild 330内形成顶部导线350。可以在ild 330内形成布线沟槽336，以暴露顶部电极106的上表面并且暴露间隔件108的上表面的至少一部分。顶部导线350可以通过在导线沟槽336内沉积导电材料来形成，使得导电材料接触顶部电极106的上表面并且接触间隔件108的一部分。可以利用化学机械抛光来平坦化顶部导线350的顶表面和ild 330的顶表面。方法500可以在框530处结束。83.图15a和图15b描绘了根据本发明的各种实施例的底部电极112的各种视图。图15a描绘了侧壁底部电极112的截面图及侧壁底部电极112的俯视图。侧壁底部电极112包括多个侧壁、上表面602、中间表面604和底表面606。上表面602、中间表面604和底表面606基本上共面(即共面加上或减去适当的制造公差)。上表面602与突出衬垫110连接，而下表面606与底部导线304连接。侧壁底部电极112可具有下部部分，该下部部分具有相对于上部部分更大或更宽的周界或直径。中间表面604可以是该下部部分的顶表面。上表面602可以是上部部分的上表面。下部部分和上部部分的俯视形状可以是矩形，如图所示，或者替代地可以是正方形、多边形或圆形。84.图15b描述了圆柱体底部电极112的截面图和圆柱体底部电极112的顶视图。圆柱体底部电极112包括圆形侧壁、上表面602和底表面606。上表面602和底表面606基本上共面。上表面602与突出衬垫110连接，而下表面606与底部导线304连接。圆柱体底部电极112的俯视形状可以是圆形，如图所示，或者可以是矩形、正方形、多边形或其它圆形形状。85.根据各种实施例，利用突出衬垫层100’作为蚀刻停止层提供了各种优点的非穷举列表：首先，加热器层310不需要专用的和适当位置的顶层，例如氧化物层，来用作蚀刻停止层，该蚀刻停止层可能改变加热器层330的加热分布，并因此改变pcm存储器100器件的操作。第二，由于不存在加热器层310的任何专用的和适当位置的蚀刻/顶层，所以简化了形成沟槽334以暴露下面的底部导线304的蚀刻工艺。86.第三，突出衬垫层110’允许在ic器件制造的各个阶段利用异质和最佳类型的蚀刻技术。例如，在利用突出衬垫层110’作为蚀刻停止部的阶段408中，可以利用物理蚀刻来去除不期望的pcm材料和不期望的电极材料，而在也利用突出衬垫层100’作为蚀刻停止部的阶段412中，可以利用化学反应离子蚀刻来去除不期望的密封层108’材料。87.第四，突出衬垫层110’扩展了突出衬垫110的已知益处(例如，较低的漂移等)，同时增加了存储器器件100的制造中的通用性。例如，各种实施例的突出衬垫层110’蚀刻停止允许加热器层310电介质的单独设计和可选性，以实现加热器层310的最佳加热分布，而不需要这样的层：其具有将影响加热器层的加热特性的适当位置的顶部/蚀刻层(例如，氧化物层)。在阶段408中蚀刻pcm堆叠期间，突出衬垫层110’蚀刻停止还可以允许pcm材料102’的损伤减轻(例如，与可以引起pcm材料的横向蚀刻的化学蚀刻相反，可以利用物理蚀刻来形成pcm堆叠)。突出衬垫层110’蚀刻停止还可以允许加热器层310的电介质材料的损伤减轻。例如，可以将突出衬垫层110’材料选择为需要化学蚀刻来去除任何材料。在该方案中，由于在形成pcm堆叠的物理蚀刻中没有化学蚀刻剂，因此突出衬垫层110’保护下面的加热器层310电介质在形成pcm堆叠的物理蚀刻期间不被损坏。88.附图和本说明书描绘和描述了本发明的实施例及其特征和组件。本领域技术人员将理解，在本说明书中使用的任何特定术语仅仅是为了方便，因此本发明不应被由这样的术语所标识和/或暗示的特定过程所限制。因此，希望在此描述的实施例在所有方面都被认为是说明性的而非限制性的，并且参考所附权利要求来确定本发明的范围。89.除非另有说明或附加于本文所描述的，“沉积”及其变型等可包括任何现在已知的或以后开发的适合于待沉积的材料的技术，包括但不限于：cvd、lpcvd、pecvd、次大气压cvd(sacvd)、高密度等离子体cvd(hdpcvd)、快速热cvd(rtcvd)、超高真空cvd(uhvcvd)、有限反应过程cvd(lrpcvd)、金属有机cvd(mocvd)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(pvd)、原子水平沉积(ald)、化学氧化、分子束外延(mbe)、电镀或蒸发。90.这里对诸如“垂直”、“水平”等术语的引用是作为示例而非限制来建立参考系。如本文所使用的术语“水平”被定义为平行于衬底302的常规平面或表面的平面，而不管半导体衬底302的实际空间定向如何。术语“垂直”是指垂直于刚刚定义的水平的方向。诸如“上”、“上方”、“下方”、“侧面”(如在“侧壁”中)、“较高”、“较低”、“之上”、“之下”和“下面”的术语是相对于水平面定义的。应当理解，在不背离本发明的范围的情况下，可以采用各种其它参考系来描述本发明。









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