使用具有金属线的单元进行电路设计的制作方法

计算;推算;计数设备的制造及其应用技术1.本公开涉及电子设计自动化(eda)软件工具，该eda软件工具被利用来在使用完成的(完全开发的)电路设计来制造集成电路(ic)器件之前开发电路设计。更具体地，本公开涉及在实现先进的场效应晶体管(fet)技术的混合信号模拟集成电路(ic)器件的开发期间所利用的eda软件工具和关联的参数化单元(pcell)。背景技术：2.先进的鳍式场效应晶体管(finfet)制造技术对混合信号模拟电路的布局提出了挑战(例如，在混合信号模拟电路设计的较低抽象级别描述的生成期间)。由于这些设计的敏感性性质，这些设计的许多设计以数字时钟速率的5到10倍运行，因此混合信号模拟电路布局的生成由用户使用eda系统执行，并且涉及基于原理图中提供的细节来手动布置和互连布局描述中的各种器件。3.然而，用户(例如，掩模设计者)必须做出许多经常生成错误的设计选择。例如，使用先进制造工艺制造的混合信号模拟电路通常包括许多放置成行的finfet，并使用在finfet上方延伸的金属化层(metallization)来互连。用户可以手动将用于finfet、金属化层和通孔/触点(contact)结构的参数化单元(pcell)放置到沿着设计行的位置中。然后，用户通过通孔/触点结构将pcell中的源极端子/漏极端子/栅极端子手动连接到金属化层。对于每个连接，用户从一系列第一金属线段细节(例如，宽度和间距)并且从多个通孔/触点结构中进行挑选。然而，用户可能会做出非最佳选择，从而产生电迁移、性能和设计规则检查(drc)问题，并且这些非最佳选择必须在以后进行纠正。在一些实例中，近50％的drc清洁工作可能涉及对第一金属结构的纠正，以解决drc和电迁移问题。4.一些用户可能试图通过放置在整行pcell或finfet上延伸的金属化层来减少设计选择的数量。然而，典型的eda系统将这种金属化层视为一个网络的一部分，并且因此，当行中的不同pcell耦合到该金属化层时，eda系统可能会检测到在金属化层的整个金属线上的连接性短路。因为短路是在一行的大部分中被检测到的，所以不清楚应该在哪里绘制切割层(cut layer)以消除器件之间的短路。技术实现要素：5.根据一个实施例，一种方法包括：将第一参数化单元(pcell)实例化到电路设计的行的第一区域中。第一pcell包括场效应晶体管(fet)数据和第一金属轨道数据，fet数据表示具有水平尺寸的fet结构，第一金属轨道数据表示沿fet结构的水平尺寸延伸并被定位在fet结构上方的第一组可调平行金属线段。该方法还包括将第二pcell实例化到该行的第二区域中。第二区域与第一区域相邻。第二pcell包括表示第二组可调平行金属线段的第二金属轨道数据。该方法还包括将第一组可调平行金属线段连接到第二组可调平行金属线段，并通过在可调位置处断开第一组可调平行金属线段中的金属线段与第二组可调平行金属线段中的金属线段之间的连接来消除连接性短路。6.该方法还可以包括：在消除连接性短路之后，调整第一组可调平行金属线段中的金属线段的实例端子。7.第一pcell可以包括表示多个通孔/触点结构的通孔/触点数据。多个通孔/触点结构中的每个通孔/触点结构可操作地连接在fet结构的源极端子、漏极端子和栅极端子中的一者与第一组可调平行金属线段中的金属线段之间。多个通孔/触点结构中的第一通孔/触点结构和多个通孔/触点结构中的第二通孔/触点结构可以可操作地连接在源极端子与第一组可调平行金属线段中的金属线段之间。该方法可以包括：基于第一组可调平行金属线段与源极端子、漏极端子和栅极端子之间的连接来设置多个通孔/触点结构中的通孔/触点结构的位置。该方法可以包括：基于第一金属轨道数据、第二金属轨道数据和通孔/触点数据来检测连接性短路。第一组可调平行金属线段和多个通孔/触点结构可以符合设计规则检查(drc)。8.连接性短路的位置可以对应于第二组可调平行金属线段中的金属线段与第一组可调平行金属线段中的金属线段之间的邻接的位置。该方法可以包括突出显示邻接的位置以指示连接性短路。9.该方法还可以包括：在断开连接之前，在连接性短路上方插入切割形状。10.该方法还可以包括：在fet结构周围放置保护环结构或端单元(end cell)。11.第一pcell和第二pcell可以从一组pcell中选择，并且第一区域和第二区域可以从行中的一组区域中选择。12.该方法还可以包括：去除第一组可调平行金属线段中的第二金属线段的一部分，该部分延伸到第二金属线段的边缘。13.根据另一个实施例，一种装置包括存储器和可通信地耦合到存储器的硬件处理器。硬件处理器将第一pcell实例化为电路设计的行的第一区域。第一pcell包括：场效应晶体管(fet)数据，其表示具有水平尺寸并且包括源极端子、漏极端子和栅极端子的fet结构；第一金属轨道数据，其表示沿着fet结构的水平尺寸延伸并被定位在fet结构上方的第一组可调平行金属线段；以及表示多个通孔/触点结构的通孔/触点数据。多个通孔/触点结构中的每个通孔/触点结构可操作地连接在源极端子、漏极端子和栅极端子中的一者与第一组可调平行金属线段中的金属线段之间。硬件处理器还将第二pcell实例化到该行的第二区域中。第二区域与第一区域相邻。第二pcell包括表示第二组可调平行金属线段的第二金属轨道数据。硬件处理器进一步将第一组可调平行金属线段连接到第二组可调平行金属线段，并通过在可调整位置处断开第一组可调平行金属线段中的金属线段与第二组可调平行金属线段中的金属线段之间的连接，来消除所确定的连接性短路。14.硬件处理器还可以在消除连接性短路之后，调整第一平行金属线段中的金属线段的实例端子。15.多个通孔/触点结构中的第一通孔/触点结构和多个通孔/触点结构中的第二通孔/触点结构可以可操作地连接在源极端子与第一组可调平行金属线段中的金属线段之间。16.硬件处理器可以进一步基于第一组可调平行金属线段与源极端子、漏极端子和栅极端子之间的连接，来调整多个通孔/触点结构中的通孔/触点结构的位置。17.硬件处理器还可以基于第一金属轨道数据、第二金属轨道数据和通孔/触点数据来检测连接性短路。18.连接性短路的位置可以对应于第二组可调平行金属线段中的金属线段与第一组可调平行金属线段中的金属线段之间的邻接的位置。19.根据另一个实施例，布局可以包括第一参数化单元(pcell)和第二pcell。第一pcell在电路设计的行的第一区域中。第一pcell包括场效应晶体管(fet)数据和第一金属轨道数据，fet数据表示具有水平尺寸的fet结构，第一金属轨道数据表示沿着fet结构的水平尺寸延伸并被定位在fet结构上方的第一组可调平行金属线段。第二pcell在该行的第二区域中。第二区域与第一区域相邻。第二pcell包括表示第二组可调平行金属线段的第二金属轨道数据。第一组可调平行金属线段连接到第二组可调平行金属线段。附图说明20.从下面给出的详细描述中以及从本公开的实施例的附图中，将更充分地理解本公开。附图被用来提供对本公开的实施例的知识和理解并且不将本公开的范围限制于这些特定实施例。此外，附图不一定按比例绘制。21.图1图示了示例参数化单元；22.图2图示了示例参数化单元；23.图3是用于生成布局的示例方法的流程图；24.图4图示了示例布局；25.图5图示了示例布局；26.图6图示了示例布局；27.图7a和图7b图示了示例布局；28.图8描绘了根据本公开的一些实施例的在集成电路的设计和制造期间使用的各种过程的流程图；和29.图9描绘了本公开的实施例可以在其中操作的示例计算机系统的抽象图。具体实施方式30.本公开的各方面涉及使用具有金属线的单元的电路设计。电子设计自动化(eda)系统可以提供参数化单元(pcell)，也称为可编程单元，其可以被用来设计电路(例如，场效应晶体管(fet)器件，诸如鳍式场效应晶体管(finfet)器件或平面fet器件)。pcell包括通用的布局占位面积，该布局占位面积适应用户可以选择的多种可能的特定布局描述(例如，针对不同finfet结构的布局描述)之一。eda系统允许用户将pcell、金属化层和通孔结构插入到设计中，并使用金属化层和通孔结构来手动连接pcell。这个手动过程可能会导致错误。例如，金属化和通孔结构的定位可能会产生电迁移和drc问题。作为另一个示例，如果用户选择在整行设计上延伸的金属化层以简化连接性，则当通孔结构电连接金属化层和底层fet结构时，这个设计将在整个金属化层上产生连接性短路。由于连接性短路被标识为发生在金属线上，因此用户将难以确定在哪里切割金属线以解决连接性短路问题。此外，可能没有eda系统可以自动地将原理图(中间级)混合信号模拟电路描述转换为布局(较低抽象级别)描述。31.在某些实施例中，本公开描述了提供有效布局技术的eda系统，有效布局技术最小化或避免与传统布局方法和eda系统相关联的问题。特别地，eda系统有助于：在确保中段制程(meol)和第一金属drc合规性的同时，以减少开发时间和迭代的方式快速放置和布线成行排列的fet(例如，finfet)。通常，eda系统利用pcell，该pcell包括：(i)表示fet结构的fet数据，(ii)第一金属数据，表示穿过fet结构的水平尺寸的金属线(也称为第一金属或第一金属轨道(track))，以及(iii)通孔/触点数据，表示将fet结构的区域连接到金属线的通孔/触点结构。用户可以将这些pcell插入在设计行上，eda系统会自动连接或邻接相邻pcell的金属线。如果在邻接的金属线上检测到连接性短路，则eda系统可以隔离两条金属线之间的确切短路位置，而不是在整行已连接的金属线上检测短路。结果，eda系统可以向用户指示应该在哪里进行切割以解决连接性短路问题。使用这些标记位置，自动切割工具被用来去除相邻器件之间的连接性短路。在特定实施例中，eda系统正确地检测连接性错误并自动生成层修改或添加(例如，金属切割形状)以解决这些错误。通常，eda系统及其特征可以由计算机系统(诸如图9中所图示的计算机系统1300)通过单独的实用程序或嵌入式pcell特征来实现。32.通常，eda系统包括有助于所描述的布局方法的许多特征。eda系统可以实现这些特征的子集，并且仍然提供优于传统方法的显著优势。其中一些特征包括以下内容：33.1.包括第一金属的pcell：本eda系统创建pcell，该pcell包含定义金属轨道的参数(例如，线宽、间距和线位置)。金属轨道被定义为从pcell的第一侧(例如左侧)延伸到第二侧(例如右侧)。pcell还包括表示附加实例端子的数据，这些实例端子容纳pcell中未连接到fet端子(例如，finfet端子)的金属轨道。这有效地将金属轨道向下推入到pcell中，因此用户无需布线金属轨道。pcell包括：(i)从pcell的第一侧到第二侧的金属路径的可编程设置；(ii)用于支持每个金属轨道和三个fet端子的传播的实例端子的可编程数量；(iii)用于支持网络通过pcell传播(例如，馈通)的能力，该网络是非fet网络。34.2.在可编程位置处包括通孔的pcell：pcell包括表示从金属轨道向下进入到pcell内部的器件层中的通孔的数据。这些通孔被放置在用于源极、漏极和栅极连接的可编程位置处，并支持每个器件端子的多个连接(例如，1-3)。本系统可以接收指示如何将通孔连接到源极/漏极/栅极实例端子的用户指令，其允许系统知道在哪里为未使用的金属轨道或切口之外的金属形状创建附加的实例端子。35.3.支持切割pcell内部的金属的pcell：eda系统可以切割pcell中绘制的金属。当在pcell上绘制切割形状时，eda系统可以提供回调函数(例如，被调用的程序)，并且切割形状的坐标通过回调函数而被传递给pcell。36.4.pcell和允许切割pcell中的金属的eda系统：在许多先进的技术节点中，存在几种不同的技术来实现断开或切割金属路径。在一些技术中，可以在附加掩模层上实施在制造期间切割金属的切割。在这种情况下，eda系统会断开切割下的连接性。在许多情况下，不使用切割形状，而是eda系统去除金属并留下drc清洁金属间隙。以上的所有组合都是允许的，并且可以是所描述的布局方法的一部分。37.5.用于定义可重用设置的预设的方法：可编程pcell的特征基于以下因素来选择，因素不限于应用、通道长度、器件宽度和器件类型中的一者或多者。所描述的布局方法包括基于所选择的因素来预设这些特征的方式。预设的特征允许用户分析针对每个通道长度和宽度的设计要求，并基于最佳电流处理能力、drc和可布线性来设置金属轨道。在用户为给定器件选择最佳配置之后，这些预设的特征可以被存储在eda系统中。一个这样的实现使用预设库，其中pcell参数在放置期间基于应用、通道长度、器件宽度和器件类型来进行设置。这允许用户从所期望的选项开始，而不必在用户每次放置器件时手动更改这些设置。预设库具有多个单元，每个单元存储用于不同应用或设计优化的预设。38.6.用于在放置后切换源极、漏极和栅极通孔的方法：预设库中的器件预设可以包含所选择的选项，这些选项是针对设计优化而被固定和优化的(例如，源极通孔和漏极通孔的数量，以及栅极通孔的数量)。器件预设还可以包含允许用户取决于所需实现而在特定金属轨道上自定义其源极连接、漏极连接和栅极连接的选项。在所描述的布局方法中，可以使用放置后程序来向下扫描所放置的fet器件行并预先指派器件连接以避免在共享的源极连接、漏极连接和栅极连接上的连接性短路。39.7.用于自动添加金属切割以移除金属轨道上的连接性短路的方法：在放置之后，在pcell的边界上可能存在连接性短路，其中金属在器件之间邻接，并且其中第一金属线位于不同的网络上。eda系统中的连接性引擎可以突出显示在pcell边界处的这些短路，从而提供一种遍历连接性短路的有效方式，并在器件之间的连接性短路的确切位置处添加切割形状。特征#3和#4被用来实际切割金属，因此在应用自动切割方法之后，设计可以完全地连接性干净。40.8.用于自动切割金属以将电容最小化的方法：使用与特征#7中由自动切割器所使用的相同方法，eda系统可以包括一种工具辅助的方法，供用户改善或减少设计中的金属寄生效应。该工具将允许用户交互地点击金属位置并使drc清洁被添加的切口，以便它们可以修剪线头从而减少电容。41.9.用于在所放置的fet周围自动放置保护环或端单元的方法：所描述的布局方法和eda系统可以包括在所放置的器件周围添加保护环或端单元的自动化方法。由于器件可以包含定义金属轨道的参数，因此这种自动化可以添加与金属轨道匹配的保护环和端单元，并以drc清洁方法将金属延伸到所放置的块的边缘。42.10.用于添加来自预设库中的上部金属轨道以进行布线的自动化方式：在器件放置和自动切割之后，eda系统可以在设计的预设位置中自动填充上部金属轨道。43.11.用于在上部金属中布线第一金属路径/布线的自动化方式：在特征#8之后，布局是到第一金属的drc和连接性清洁。为了帮助用户将不同的器件块连接在一起，eda系统中的交互式或图案布线器可以快速连接第一金属布线，同时保持连接性和drc清洁布局。44.12.用于允许用户重新指派器件连接的方法：在一些情况下，为了最佳性能和电容，用户可以将信号重新分配到不同的金属轨道。一种这样的实现允许用户点击器件连接并切换打开和关闭通孔。45.在特定实施例中，所描述的布局方法和eda系统为用户在各块之间的金属轨道选择、电迁移、电容、一致性和互操作性方面部署最佳实践提供了一致的方法。此外，所描述的布局方法和eda系统在布局效率和获得块完全布局与原理图对照(lvs)和drc清洁所需的时间方面都提供了显著改善。除了提供最佳实践和一致的布局之外，所描述的布局方法和eda系统可以显著地减少用户为了满足drc要求而需要绘制和纠正形状的次数以及获得drc清洁布局所需的drc验证运行次数。在一些示例中，该eda系统可以将布局开发时间减少20-50倍。46.图1图示了示例pcell 100。在某些实施例中，所设想的布局生成方法(和关联的eda系统)通过提供pcell 100而简化了由布置成(水平)行的fet器件(例如，finfet器件或平面fet器件)组成的混合信号模拟电路设计的布局过程，pcell 100包括：(i)fet布局数据110，其表示多组预设fet布局特征尺寸(例如，组110-1和110-2包括具有第一宽度/第一深度(w1/d1)以及第二宽度/第二深度(w2/d2)的相应尺寸的布局特征)，每组布局特征适配在具有水平尺寸h的占位面积(fp)内，(ii)第一金属轨道数据120，其表示多个可调平行drc顺应性第一金属线段122-1至122-6(具有第三宽度w3和间距s)，以及(iii)可选的通孔/触点数据130，其表示连接在fet布局描述的中的相关联的源极端子/漏极端子/栅极端子(s/d/g)与对应的第一金属线段122-1至122-6之间的预先指定的drc顺应性通孔/触点结构132-1至132-6。47.除了提供pcell的优点(例如，将最终finfet布局特征尺寸选择推迟直到签核(signoff)之前)之外，在某些实施例中，本pcell 100的使用通过减少设计选择的总数来简化和减少执行混合信号模拟电路布局过程所需的时间，从而减少错误和实现签核所需的和相关联的清洁工作。也就是说，不是按照传统布局方法要求用户实例化所选择的第一金属线段和通孔/触点结构来连接所放置的fet，本布局生成方法通过选择第一金属线段中的第一线段(例如，122-1或122-2)和关联的通孔/触点结构(例如，132-1或132-2)来建立源极端子接触、选择第一金属线段中的第二线段(例如，122-3或122-4)和关联的通孔/触点结构(例如，132-3或132-4)来建立栅极端子接触、以及选择第三线段(例如，122-5或122-6)和关联的通孔/触点结构(例如，132-5或132-6)来建立漏极端子接触，允许用户指定所放置的fet 100的端子s/d/g之间的所有连接。未被选择的第一金属线段122可以保持不连接到pcell 100的s/d/g端子或通孔/触点结构132。这些第一金属线段122可以被用来传播来自其他pcell的信号。因为与每个增强的pcell 100一起存储的第一金属线数据120和通孔/触点数据130包括drc清洁和设计要求感知结构，所以为了实现给定的fet而由用户选择的第一金属线结构和通孔/触点结构的组合自动产生“按构造校正的”布局，由此改进的布局生成方法减少或消除了需要大量手动布局设计工作才能实现签核的错误。48.图2图示了示例pcell 100-1和100-2。pcell 100-1和100-2可以是图1的pcell 100的单独实例化。如图2中所示，pcell 100-1和100-2在设计的同一行的相邻位置中被实例化。通常，eda工具自动连接相邻的pcell 100-1和100-2的第一金属线122-x(其中'x'是标识金属线的数字，例如在图1的示例中x是从1到6的数字)。49.为给定制造节点(例如，7纳米(nm)互补金属氧化物半导体(cmos))设计的每个fet pcell的第一金属轨道数据120表示多个平行可调第一金属线段122-1至122-6，其具有等于fet占位面积fp的水平尺寸h的长度，并且具有被标准化以与为给定制造节点所生成的其他增强的fet pcell匹配的大小/间距尺寸。利用该特征，当来自给定库的两个不同的fet pcell在水平行中对齐(例如，单鳍pcell 100-1和三鳍pcell 100-2对齐)时，一个pcell 100-1中的多个平行可调第一金属线段122-11至122-16与安置在水平行中的相邻pcell(例如，pcell 100-2)中的多个平行可调第一金属线段122-21至122-26对齐。这种布置有助于高效布局，该高效布局包括在同一行中多个fet的邻接。当pcell 100在单个水平布局行中被实例化时，多个平行第一金属线结构122-x耦合以形成金属-1(metal-1)轨道t1至t6。利用这个特征，本pcell还传播在pcell中绘制的金属形状的连接性，这些金属形状没有连接到pcell的fet的s/d/g端子。这些金属线上未被pcell端子使用的网络被用来将网络从fet器件传播到每个pcell的左侧或右侧。因为eda系统在pcell左侧和右侧传播金属线122-x的连接性，所以在两个pcell之间的相接触的金属段的网络之间可能存在冲突。金属段相接触并具有冲突网络名称的这些位置是连接性短路。eda工具检测并报告这些连接性短路，并在生成该连接性短路的相邻pcell之间的确切位置处带有标记。50.在特定实施例中，eda系统调整pcell 100-1或100-2中的金属线段122的数量或位置，以使得这些金属线段122对齐。例如，如果pcell 100-1或100-2在被实例化时具有不同数量的金属线段122，则eda系统可以调整pcell 100-1或100-2中的金属线段122的数量。作为另一个示例，当pcell 100-1和100-2被实例化时，如果pcell 100-1或100-2中的金属线段122彼此没有对齐，则eda系统可以调整pcell 100-1或100-2中的一个或多个金属线段122的位置。以这种方式，相邻的pcell 100-1和100-2中的金属线段122可以连接以形成金属-1轨道t1至t6。51.为了去除连接性短路，本eda系统在一个或多个pcell顶部的短路电路上方生成切割形状140，这将允许pcell去除在绘制形状下方的金属段。可以通过两种方式之一来完成此去除。形状本身将在制造期间去除金属，在这种情况下，pcell只需要防止在形状下方的金属传播连接性，或者，pcell可以去除绘制的切割形状下方的绘制金属段140。可以基于技术和线大小来自动选择。将切割形状140自动放置在pcell上方的连接性短路位置处，允许用户创建“按构造校正的”布局，通过第一金属并经过lvs检查，这些布局既是drc清洁的，也是连接性清洁的。切割形状140可以是任何合适的形状并且与任何合适数量的金属线段122重叠。在某些实施例中，切割形状140的位置是可调整的，以使得金属连接断开(例如，通过金属去除)的位置是可调整的。52.图3是用于生成布局的示例方法300的流程图。通常，实现eda系统的图9中所示的计算机系统900执行方法300的步骤。计算机实现的eda系统使用上述增强的pcell来响应于用户(例如，掩模设计者)命令而生成混合信号模拟电路布局设计。如上面所提及，pcell通常在布局设计中在水平行中对齐，并根据用户定义的连接性参数来互连。为清楚起见，方法300使用图1和图2中图示的示例来讨论。53.在302中，eda系统将第一pcell 100-1实例化到行的第一区域中。第一pcell 100-1可以包括(i)fet数据110，其表示包括s/d/g端子的第一fet结构(例如，finfet结构或平面fet结构)，(ii)第一金属轨道数据120，其表示在第一fet结构上方延伸的可调第一金属线段122-x，以及(iii)通孔/触点数据130，其表示将s/d/g端子连接到金属线段122的通孔/触点结构。金属线段122-x可以具有等于第一fet结构的水平尺寸的长度。54.在304中，eda系统将第二pcell 100-2实例化到行的与第一区域相邻的第二区域中。类似于第一pcell 100-1，第二pcell 100-2可以包括(i)fet数据110，其表示包括s/d/g端子的第二fet结构(例如，finfet结构或平面fet结构)，(ii)第一金属轨道数据120，其表示在第二fet结构上方延伸的可调第一金属线段122-2x，以及(iii)通孔/触点数据130，表示将s/d/g端子连接到金属线段122-2x的通孔/触点结构。金属线段122可以具有等于第一fet结构的水平尺寸的长度。在特定实施例中，eda系统可以调整第一pcell 100-1或第二pcell 100-2中的第一金属线段122的数量或位置，以使得pcell 100-1和100-2中的金属线段122-2对齐。55.在306中，eda系统经由邻接(abutment)将第一pcell 100-1中的多个金属线段122-x连接到第二pcell 100-2中的多个金属线段122-2x。这种邻接可以形成在第一pcell和第二pcell 100-1和100-2上方延伸的金属轨道tx。虽然第一pcell和第二pcell 100-1和100-2的金属线段122-x和122-2x经由邻接而连接在一起，但是它们仍然可以属于不同的网络。56.在308中，eda系统实例化通孔/触点结构，该通孔/触点结构将第一pcell 100-1中的s/d/g端子连接到第一pcell 100-1中的金属线段122-x中的一个或多个金属线段，并且将第二pcell 100-2中的s/d/g端子连接到第二pcell 100-2中的金属线段122-2x中的一个或多个金属线段。可以基于由用户提供的设计要求而自动或交互地实例化这些通孔/触点结构。例如，用户可以在eda系统中选择通孔/触点大小和金属线段以将通孔/触点结构连接到金属线段。在某些实施例中，308是可选的或者可以由eda系统自动执行。57.在310中，eda系统检测金属线段122-x与金属线段122-2x之间的邻接中的连接性短路。例如，eda系统可以通过确定金属线段122-x和122-2x属于连接到不同相邻fet结构(例如，不同finfet结构的不同端子)的两个不同网络，来检测连接性短路。eda系统可以确定该连接性短路对应于两个金属线段122-x和122-2x的邻接的位置。此外，eda系统可以突出显示该位置以向用户指示可以通过在该位置处形成切口来解决连接性短路问题。在312中，eda系统在检测到的网络短路上方绘制一个或多个切割形状140以指示应该在哪里进行切割以解决连接性短路问题。eda系统可以添加金属切口或在切割形状140下方的金属中形成断裂以解决连接性短路问题。在某些实施例中，切割形状140、金属切口或断裂的位置是可调整的。在特定实施例中，eda系统在形成切口或断裂之后调整实例端子。例如，eda系统可以让其中一个金属线段保留其原有的实例端子，并为另一个金属线段指派新的实例端子，以指示这两个金属线段在切割或断开之后属于两个不同的网络。58.在314中，eda系统可以允许用户使用交互式工具辅助功能来修整金属形状，该交互式工具辅助功能在金属线段122-x和122-2x的各部分上方添加切割形状140以便减少寄生从而优化电路性能。59.在316中，eda系统可以自动添加行fet结构和形状所需的端部以满足drc要求。eda系统还可以自动添加n阱和/或p衬底保护环、端单元或抽头，以满足lvs设计要求。eda系统可以自动添加这些为了满足drc规则而经过预先设计和优化的端单元和保护环。60.在318中，eda系统可以以自动的方式添加上部金属轨道，用于在不同的器件放置行之间或在块之间进行第一金属路径段122-x和122-2x的布线和连接。金属轨道可以被用来在fet器件行之间创建是drc和连接清洁的工具辅助自动布线。61.图4图示了使用所描述的eda系统(例如，使用图9中所示的计算机系统900)生成的示例布局400。图4中的布局400仅包括一行五个pcell 402a、402b、402c、402d和402e，但是使用eda系统所生成的布局可以包括具有任何合适数量的pcell的任何合适数量的行。pcell 402a与pcell 402b相邻。pcell 402b与pcell 402a和402c相邻。pcell 402c是一个虚拟单元，其被添加以保持有源鳍区间804(两行中的红紫色矩形区域)是连续的。pcell 402d与pcell 402c和402e相邻。pcell 402e与pcell 402d相邻。62.布局400包括多个栅极410(以蓝色示出)和互连器件层408(以绿色示出)。为了保持图4的清晰度，并非图4中的所有栅极410和互连器件层408都被标记。通过连接相邻单元402中的第一金属线来形成第一金属轨道406(由浅粉色水平矩形条示出)。由第一金属轨道406与栅极410和局部互连器件层408的交叉处的红色方块指示通孔/触点结构412，通孔/触点结构412将第一金属轨道406(或更具体地，第一金属轨道406中的第一金属线)连接到单元中的源极/漏极/栅极区域。为了保持图4的清晰度，并非图4中的所有通孔/触点结构412都被标记。63.如先前所讨论的，因为第一金属数据被包括在每个pcell 402中并且属于不同的网络，所以eda工具可以检测不是在金属轨道406的长段上延伸而是在pcell之间的边界连接处隔离的连接性短路414(例如，通过检测属于不同网络的两个金属线何时在两个pcell的边界处耦合在一起)。eda系统还可以为用户突出显示这些连接性短路414的位置。在布局400中，检测到的短路414被隔离到两个单元402中的第一金属线的某些邻接点。eda系统在单元402之间的某些连接点处突出显示这些连接性短路414。在某些实施例中，eda系统可以确定金属线和通孔的放置和连接，以使得远离通孔而形成连接性短路414(例如，使切割更容易)。为了保持图4的清晰，并非图4中的所有检测到的短路电路414都被标记，但是它们仍然在单元402的边界处显现为黄色突出显示的条片。64.通常，应用所描述的布局方法300产生分配了通孔位置的布局400(例如，上述特征#1、#2、#5和#6)。在一个示例中，可以使用所描述的布局方法300和eda系统在不到两分钟的时间内生成布局400。65.图5图示了添加了切割形状502的示例布局400。上述特征#7、使用了特征#3和#4的自动切割器，可以在布局400上运行，以在制造期间将切割第一金属的drc感知方式绘制切割形状502。特征#3和#4将切割传播到pcell中并断开连接性。这个附图将切割形状图示为如图5的示例中所示的梯形。66.图6图示了示例布局400和保护环602。上述特征#9在器件周围添加了保护环602。这个保护环602帮助在布局400周围提供过渡区域。67.图7a和图7b图示了具有被选择用于进行切割的区域702的示例布局400。eda系统允许用户手动选择要自动切割的布局区间(上述特征#8)。在图7a的示例中，用户已选择用于切割的栅极网络704的各部分以减小或最小化电容。所选择的区域702由双头箭头来指示。eda系统可以自动地切割这些区域702以产生图7b中所示的结果。eda系统还可以使用来自用户的交互式输入来实现金属切割。如图7b中所示，所选择的区域702已被切割或去除。68.总之，所描述的eda系统和布局方法包括一组特征，在某些实施例中，这些特征通过向用户提供期望选择的金属轨道、每个器件端子的通孔数量、以及不是在几小时内而是在几分钟内通过第一金属获得drc和连接清洁布局的显著自动化，来提高布局效率、一致性、质量和互操作性的特征集合。具体地，eda系统和布局方法可以是以下的集合：(1)一种方法，采用连接到一组fet器件(例如，finfet器件或平面fet器件)的第一水平金属的长路径，每个fet器件具有其自己的端子，并将长路径断开成个体片段，其然后通过邻接而彼此连接，但是允许多个网络沿着长的水平轨道(路径)；(2)一种方法，允许以可编程的方式在fet器件与这些分段的金属轨道之间添加通孔；(3)一种方法，以将稍后能够切割路径的可能性最大化的方式将源极通孔、漏极通孔和栅极通孔自动指派到邻接器件的行。该算法可以简单到使用距离之前使用的轨道最远的轨道；(4)一种方法，允许这些沿着fet器件的行进行小金属段的连接性传播；(5)一种方法，通过断开路径(间隙)或通过添加在制造过程中断开线路的铸造切割层来切割金属，而在网络发生变化时自动和/或手动断开长的第一水平金属路径。这种自动化可以依靠eda系统的连接性引擎，连接性引擎突出显示了金属段的边界处的短路；(6)一种方法，允许从用于每个fet器件和电路应用的最佳配置组中轻松选择，最佳配置组自动设置水平金属轨道的优选数量、金属轨道宽度、通孔大小和通孔位置(例如，预设)。69.此外，所描述的eda系统和布局方法提供了增强的pcell，其中第一金属(水平的)和连接性被嵌入在pcell中。在一些实施例中，第一水平金属在第二金属层上。在这种情况下，pcell在源极、漏极和栅极连接上方绘制垂直的第一金属(m1)，然后pcell具有绘制水平第二金属线(轨道)(m2)的参数，并且通孔位于m1与m2之间而不是位于器件层与第一金属之间。在这些情况下，增强的pcell将包括第一和第二金属，并且针对连接传播和短连接而描述的所有特征都将在第二金属上被实现。70.此外，本公开详述了其中金属被向下推入到pcell中并且eda系统提供以自动化的lvs感知和drc清洁方式切割和/或断开pcell中的金属的能力的具体实现。所描述的eda系统和布局方法还可以支持其他实现，其中使用其他方法来断开由pcell绘制的金属的连接性，以防止连接性短路。71.图8图示了在诸如集成电路之类的制品的设计、验证和制造期间使用的一组示例过程800，以转换和验证表示集成电路的设计数据和指令。这些过程中的每一个都可以作为多个模块或操作来进行构建和启用。术语“eda”表示术语“电子设计自动化”。这些过程开始于利用由用户供应的信息来创建产品创意810，将该信息进行转换以创建使用一组eda过程812的制品。当设计完成时，设计被下线(tape-out)834，这是当集成电路的图稿(例如，几何图案)被发送到制造设施以制造掩模组的时候，然后掩模组被用来制造集成电路。在下线之后，制造836半导体管芯并且执行封装和组装过程838以生产成品集成电路840。72.针对电路或电子结构的规范范围可以从低级晶体管材料布局到高级描述语言。使用诸如vhdl、verilog、systemverilog、systemc、myhdl或openvera之类的硬件描述语言(“hdl”)，高级别抽象可以被用来设计电路和系统。hdl描述可以被转换为逻辑级寄存器传输级(“rtl”)描述、门级描述、布局级描述或掩模级描述。作为不太抽象描述的每个较低抽象级别都会在设计描述中添加更多有用细节，例如包括描述的针对模块的更多细节。作为不太抽象描述的较低级别抽象可以由计算机生成，从设计库中衍生，或由另一个设计自动化过程来创建。用于指定更详细描述的较低级别抽象语言的规范语言示例是spice，它被用于对具有许多模拟组件的电路进行详细描述。每个抽象级别处的描述都可以针对该层的对应工具(例如，形式验证工具)被启用。设计过程可以使用图8中描绘的序列。所描述的过程由eda产品(或工具)来启用。73.在系统设计814期间，指定要被制造的集成电路的功能。可以针对所期望的特性来优化设计，所期望的特性诸如是功耗、性能、面积(物理和/或代码行)和成本降低等。在这个阶段可以将设计划分为不同类型的模块或组件。74.在逻辑设计和功能验证816期间，以一种或多种描述语言来指定电路中的模块或组件，并且针对功能准确性而对规范进行检查。例如，可以验证电路的组件以生成与正被设计的电路或系统的规范要求相匹配的输出。功能验证可以使用仿真器和其他程序，诸如测试台生成器、静态hdl检查器和形式验证器。在一些实施例中，被称为“仿真器”或“原型系统”的特殊组件系统被用来加速功能验证。75.在用于测试的综合和设计818期间，hdl代码被转换为网表。在一些实施例中，网表可以是图结构，其中图结构的边表示电路的组件，并且图结构的节点表示组件如何互连。hdl代码和网表都是分层的制品，其可以被eda产品用来验证集成电路在被制造时是否按照指定的设计执行。网表可以针对目标半导体制造技术而进行优化。此外，可以测试成品集成电路以验证集成电路是否满足规范的要求。76.在网表验证820期间，检查网表是否符合时序约束以及是否与hdl代码对应。在设计规划822期间，构建用于集成电路的总体平面图并针对时序和顶层布线进行分析。77.在布局或物理实现824期间，物理放置(诸如晶体管或电容器之类的电路组件的定位)和布线(通过多个导体连接电路组件)发生，并且可以执行从库中选择单元以启用特定逻辑功能。如本文中所使用的，术语“单元”可以指定提供布尔逻辑功能(例如，and、or、not、xor)或存储功能(诸如触发器或锁存器)的一组晶体管、其他组件和互连。如本文中所使用的，电路“块”可以指的是两个或更多单元。单元和电路块都可以被称为模块或组件，并且可以作为物理结构并且在仿真中被启用。为所选择的单元(基于“标准单元”)指定诸如大小之类的参数，并且使得可在数据库中访问以供eda产品使用。78.在分析和提取826期间，电路功能在布局级被验证，这允许布局设计的细化。在物理验证828期间，检查布局设计以确保诸如drc约束、电气约束、光刻约束之类的制造约束是正确的，并且电路功能与hdl设计规范相匹配。在分辨率增强830期间，布局的几何形状被转换以改进电路设计的制造方式。79.在下线期间，用于生产光刻掩模的数据被创建(如果合适的话，在应用光刻增强之后)。在掩模数据准备832期间，“下线”数据被用来生产被用来生产成品集成电路的光刻掩模。80.计算机系统(诸如图9的计算机系统900)的存储子系统可以被用来存储程序和数据结构，其被本文描述的一些或所有eda产品使用，并且被用于开发用于库以及使用该库的物理和逻辑设计的单元的产品所使用。81.图9图示了计算机系统900的示例机器，在其中可以执行一组指令，用于使机器执行本文讨论的任何一个或多个方法。在替代实现中，机器可以连接(例如，联网)到lan、内联网、外联网和/或互联网中的其他机器。机器可以在客户端-服务器网络环境中以服务器或客户端机器的身份来操作，作为对等(或分布式)网络环境中的对等机器来操作，或作为云计算基础设施或环境中的服务器或客户端机器来操作。82.机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、web设备、服务器、网络路由器、交换机或桥，或任何能够(顺序地或以其他方式)执行一组指令的机器，该指令指定该机器要采取的动作。此外，虽然说明了单个机器，但是术语“机器”也应被理解为包括单独或联合执行一组(或多组)指令以执行本文讨论的任何一个或多个方法的任何机器集合。83.示例计算机系统900包括处理设备902、主存储器904(例如，只读存储器(rom)、闪存、诸如同步dram(sdram)之类的动态随机存取存储器(dram)、静态存储器906(例如，闪存、静态随机存取存储器(sram)等)和数据存储设备918，它们经由总线930而相互通信。84.处理设备902表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地，处理设备可以是复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器，或实现其他指令集的处理器，或实现指令组合的处理器集。处理设备902也可以是一个或多个专用处理设备，诸如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理设备902可以被配置为执行指令926以执行本文所述的操作和步骤。85.计算机系统900还可以包括网络接口设备908以通过网络920进行通信。计算机系统900还可以包括视频显示单元910(例如，液晶显示器(lcd)或阴极射线管(crt))、字母数字输入器件912(例如，键盘)、光标控制器件914(例如，鼠标)、图形处理单元922、信号生成设备916(例如，扬声器)、图形处理单元922、视频处理单元928和音频处理单元932。86.数据存储设备918可以包括机器可读存储介质924(也称为非暂时性计算机可读介质)，在其上存储体现本文描述的任何一个或多个方法或功能的一组或多组指令926或软件。指令926还可以在由计算机系统900对其执行期间完全或至少部分地驻留在主存储器904内和/或处理设备902内，主存储器904和处理设备902也构成机器可读存储介质。87.在一些实现中，指令926包括用于实现与本公开相对应的功能性的指令。虽然机器可读存储介质924在示例实现中被示为单个介质，但是术语“机器可读存储介质”应该被理解为包括存储一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库，以及/或关联的高速缓存和服务器)。术语“机器可读存储介质”还应被理解为包括能够存储或编码一组指令以供机器执行并且使机器和处理设备902执行本公开的任何一个或多个方法的任何介质。因此，术语“机器可读存储介质”应被理解为包括但不限于固态存储器、光学介质和磁介质。88.前面详细描述的一些部分已经根据对计算机存储器内的数据位的操作的算法和符号表示来呈现。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们的工作内容传达给本领域的其他技术人员的方式。算法可以是导致期望结果的一系列运算。这些运算是那些需要对物理量进行物理操作的运算。这些量可以采取能够被存储、组合、比较和以其他方式操纵的电或磁信号的形式。这样的信号可以被称为位、值、元素、符号、字符、术语、数字等。89.然而，应当记住，所有这些和类似的术语都将与适当的物理量相关联并且仅仅是被应用于这些量的方便标签。除非从本公开中清楚地另外明确说明，否则应当了解，在整个描述中，某些术语是指计算机系统或类似电子计算设备的动作和过程，其将被表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵并转换成类似地表示为计算机系统存储器或寄存器或其他此类信息存储设备内的物理量的其他数据。90.本公开还涉及一种用于执行本文中的操作的装置。该装置可以为预期目的而被专门构造，或者它可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这样的计算机程序可以被存储在计算机可读存储介质中，诸如但不限于任何类型的盘，包括软盘、光盘、cd-rom和磁光盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或任何类型的适合存储电子指令的介质，其每一个都连接到计算机系统总线。91.本文所呈现的算法和显示与任何特定计算机或其他装置没有内在关联。根据本文的教导，各种其他系统可以与程序一起使用，或者可以证明构造更专业的装置来执行该方法是方便的。此外，没有参考任何特定的编程语言来描述本公开。应当了解，可以使用多种编程语言来实现如本文所述的本公开的教导。92.本公开可以作为计算机程序产品或软件而被提供，其可以包括在其上存储有指令的机器可读介质，该指令可以被用来对计算机系统(或其他电子设备)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储介质、光存储介质、闪存设备等。93.在前述公开中，已经参考本公开的具体示例实现描述了本公开的实现。很显然，在不背离所附权利要求中阐述的本公开实现的更广泛的精神和范围的情况下，可以对其进行各种修改。在本公开以单数时态提及一些元件的情况下，可以在附图中描绘多于一个的元件并且相似的元件用相似的数字来标记。因此，本公开和附图应被视为说明性意义而非限制性意义。









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